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    集成电路设计综合实验.docx

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    集成电路设计综合实验.docx

    1、集成电路设计综合实验集成电路板图设计实验报告 一 实验要求1 掌握Linux常用命令(ls、pwd、cd等)。2 掌握集成电路设计流程。3 掌握cadence软件的使用。二 实验内容1 CMOS反相器的设计。(包括原理图、电路符号、仿真图形、版图)2 CMOS传输门的设计。(包括原理图、电路符号、仿真图形、版图)三 实验目的学习使用EDA工具Cadence schematic Editor,并进行电路的设计与分析。为将来的进行别的课程设计、毕业设计做准备,也为以后从事集成电路设计行业打下基础。四 时间安排 第一周:CMOS反相器原理设计、验证、版图设计。第二周:CMOS传输门原理设计、验证、版

    2、图设计。五实验过程及图形。实验1CMOS反相器的设计CMOS反相器原理两个MOS管的开启电压VGS(th)P0,通常为了保证正常工作,要求VDD|VGS(th)P|+VGS(th)N。若输入vI为低电平(如0V),则负载管导通,输入管截止,输出电压接近VDD。若输入vI为高电平(如VDD),则输入管导通,负载管截止,输出电压接近0V。综上所述,当vI为低电平时vo为高电平;vI为高电平时vo为低电平,电路实现了非逻辑运算,是非门反相器。设计步骤(1).画出电路的原理图(2).生成symbol(器件图)(3)生成仿真电路图。(4)进行仿真,并生成仿真波形图。(5)根据电路图画出版图,并进行DRC

    3、验证。实验2.CMOS传输门的设计CMOS传输门原理当控制端为低电平0时,VT1管导通,此时输入端A的输入信号可通过导通的VT1管从F端输出;当控制端C为高电平1时,VT2管导通,此时输入端A的输入信号可通过导通的VT2管从F端输出;当控制端石为l时VT1管截止,当控制端C为0时VT2管截止,这时传输门处于截止状态,输出端无法输出A端的信号。 C、C是传输门的两个控制端,这两个控制端的控制作用是相同的,只是一个是高电平控制,即C端;另一个是低电平控制,即石。在数字系统电路中像这样个高电平控制、一个低电平控制的电路有许多。设计步骤(1).画出电路的原理图(2).生成symbol(器件图)(3)进

    4、行仿真,并生成仿真电路图。(4)进行仿真,并生成仿真波形图。(5)根据电路图画出版图,并进行DRC验证。五、心得体会为期两周的课程设计落下了帷幕,在这次的课程设计中不仅检验了我所学习的知识,也培养了我如何去把握一件事情,如何去做一件事情,又如何完成一件事情。在刚开始进行课程设计时,急于求成,致使错误百出。后来,我调整心态,一步一个脚印。最后一点一点的做出了结果。在这次课设中,我更加深刻的认识了“千里之行始于足下”这句话。Cadence 软件和我们专业息息相关,这次课设和我们专业的相关度很高,只有搞好这次课设才有可能学好以后的课程内容。通过这次课设提高了我自己的动手能力,同时也提高了自己的独立思考能力、解决问题的能力。在做这次课程设计的过程中,有过失败的泄气,也有过成功的喜悦。也发现了一些自己平时学习中的不足,但终究还是完成了这次任务。在此感谢老师的细致讲解,我也多次向老师提出问题,感谢老师的耐心解答啊。同时,也感谢各位同学的关怀与帮助,正是因为同学帮我做了虚拟系统,所以才会顺利完成课程设计。谢谢你们的关怀与帮助。由于本人水平有限,难免会有一些谬误,欢迎老师批评指正,我将不胜感激。


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