1、文档艾米电子 算术运算电路Verilog文档.艾米电子 - 算术运算电路，Verilog1 算术电路Verilog HDL中，+、-、*、/、%都是可以综合的，其消耗的资源视器件资源不同而不同。譬如：+、-都会被综合成Adder，每一位大约消耗一个LE（Cyclone II）；*则会被综合成乘法器，若器件内含有乘法器，则底层被映射成乘法器，否则使用LE实现。下面慢慢讨论。1.1 加法运算 +代码1.1 加法运算（可综合）1234567modulearithmetic( input 7 :0 iA, input 7 :0 iB, output8 :0 oAdd );assignoAdd = iA
2、 + iB;endmodule 图1.1 加法运算综合的RTL视图及资源消耗如图1.1 所示加法运算被综合成ADDER，其资源消耗约1 LE/位（对应Cyclone II的LUT-4结构的LE）。代码1.2 加法运算的testbench（不可综合，仅用于仿真）12345678910111213141516timescale1ns/1nsmodulearithmetic_tb;reg7:0 i_a =8b1011_0111;reg7:0 i_b =8b0100_1000; wire8:0 o_add; initial#100 $stop; arithmetic arithmetic_inst(
3、.iA (i_a), .iB (i_b), .oAdd (o_add) ); endmodule 图1.2 加法运算的功能仿真 1.2 乘法运算 *代码1.3 乘法运算代码1234567modulearithmetic( input 7:0 iA, input 7:0 iB, output15:0 oMul );assignoMul = iA * iB;endmodule图1.3 乘法运算直接调用lpm_mult 图1.4 乘法运算综合的RTL视图及资源消耗观察综合后的结果，我们发现，Cylone II的x被直接映射到了乘法器。此处为Embedded Multiplier 9-bit elem
4、ents，实际上Cyclone II嵌入的乘法器为18位的，每一个乘法器又可以拆成2个9位的乘法器使用。 代码1.4 乘法运算的testbench12345678910111213141516timescale1ns/1nsmodulearithmetic_tb;reg7:0 i_a =8b1011_0111;reg7:0 i_b =8b0100_1000; wire15:0 o_mul; initial#100 $stop; arithmetic arithmetic_inst( .iA (i_a), .iB (i_b), .oMul (o_mul) ); endmodule 图1.5 乘法
5、运算的功能仿真波形 1.3 除法运算 /代码1.5 除法运算1234567modulearithmetic( input 7:0 iA, input 7:0 iB, output7:0 oDiv );assignoDiv = iA / iB;endmodule综合之后，我们发现除法运算是直接调用的lpm_divide来实现的。图1.5 除法运算直接调用lpm_divide 图1.6 除法运算综合的RTL视图及资源消耗由图1.6所示，除法运算虽然可以直接调用宏，但是其资源消耗也是非常巨大，大约每一位除法消耗10个LE。代码1.6 除法运算的testbench1234567891011121314
6、1516timescale1ns/1nsmodulearithmetic_tb;reg7:0 i_a =8b1011_0111;reg7:0 i_b =8b0100_1000; wire7:0 o_div; initial#100 $stop; arithmetic arithmetic_inst( .iA (i_a), .iB (i_b), .oDiv (o_div) ); endmodule图1.7 除法运算的功能仿真波形 1.4 取余运算 %代码1.7 取余运算1234567modulearithmetic( input 7:0 iA, input 7:0 iB, output7:0 o
7、Mod );assignoMod = iA % iB;endmodule同除法运算一样，取余运算也是直接调用的lpm_divide来实现的。图1.8 取余运算直接调用宏实现 图1.9 取余运算综合的RTL视图及资源消耗代码1.8 取余运算的testbench12345678910111213141516timescale1ns/1nsmodulearithmetic_tb;reg7:0 i_a =8b1011_0111;reg7:0 i_b =8b0100_1000; wire7:0 o_mod; initial#100 $stop; arithmetic arithmetic_inst( .
8、iA (i_a), .iB (i_b), .oMod (o_mod) ); endmodule图1.10 取余运算的功能仿真波形 2 数据比较器代码2.1 数据比较器（可综合）12345678910111213141516171819modulearithmetic( input3:0 iA, input3:0 iB, outputoEQ, / 等于 outputoNEQ, / 不等于 outputoGT, / 大于 outputoGT_EQ, / 大于等于 outputoLT, / 小于 outputoLT_EQ / 小于等于); assignoEQ = (iA = iB), oNEQ =
9、(iA != iB), oGT = (iA iB), oGT_EQ = (iA = iB), oLT = (iA iB), oLT_EQ = (iA iB), oGT_EQ = (iA = iB), oLT = (iA iB), oLT_EQ = (iA = iB); 图2.1 综合后的数据比较器的RTL视图 代码2.2 数据比较器的testbench（不可综合，仅用于仿真）12345678910111213141516171819202122232425262728293031timescale1ns/1nsmodulearithmetic_tb;reg3:0 i_a;reg3:0 i_b;
10、wireo_eq, o_neq, o_gt, o_gt_eq, o_lt, o_lt_eq; initialbegin i_a = 5; i_b = 5; #20 i_a = 6; #20 i_a = 4; #20 $stop;end arithmetic arithmetic_inst( .iA (i_a), .iB (i_b), .oEQ (o_eq), .oNEQ (o_neq), .oGT (o_gt), .oGT_EQ (o_gt_eq), .oLT (o_lt), .oLT_EQ (o_lt_eq) ); endmodule 图2.2 数据比较器的功能仿真波形 3 移位运算Veir
11、log HDL 2001支持逻辑移位及算术移位。 3.1 逻辑移位代码3.1 逻辑移位（可综合）1234567891011modulearithmetic( input7:0 iA, input 2:0 iBit, / 移位的位数 07 output7:0 oSLL, / 逻辑左移 output7:0 oSRL / 逻辑右移); assignoSLL = (iA iBit); endmodule 第89行，逻辑移位的符号和C语言也是一致的：（逻辑右移，shift right logical）；（逻辑左移，shift left logical）。assign关键字后，若有多条语句，则可以使用逗号
12、隔开；也可以分开使用两个assign语句来描述。12assignoSLL = (iA iBit); 图3.1 逻辑移位的RTL视图 代码3.2 逻辑移位的testbench12345678910111213141516171819timescale1ns/1nsmodulearithmetic_tb;reg7:0 i_a =8b1011_0111;reg2:0 i_bit = 0; wire7:0 o_sll, o_srl; initialwhile(i_bit7) #20 i_bit = i_bit +1b1;initial#160 $stop; arithmetic arithmetic_
13、inst( .iA (i_a), .iBit (i_bit), .oSLL (o_sll), .oSRL (o_srl) ); endmodule1第34行，在声明reg类型的信号时，同时赋初值。12reg7:0 i_a =8b1011_0111;reg2:0 i_bit = 0;1第67行，同一类型及等位宽的信号，可以使用逗号隔开声明，也可以分开声明。12wire7:0 o_sll, o_srl;1第9行，采用while语句来生成激励，其用法与C语言一致。1initialwhile(i_bitUnsigned，以无符号十进制形式查看i_bit。如图3.2所示。图3.2 以无符号十进制形式查看
14、i_bit 图3.3 逻辑移位的功能仿真波形 3.2 算术移位算术移位与逻辑移位的区别见参考3。 代码3.3 有符号数的逻辑移位与算术移位（可综合）123456789101112131415modulearithmetic( inputsigned 7:0 iA, input 2:0 iBit, / 移位的位数 07 outputsigned 7:0 oSLL,/ 逻辑左移 outputsigned 7:0 oSRL,/ 逻辑右移 outputsigned 7:0 oASL,/ 算术左移 outputsigned 7:0 oASR / 算术右移); assignoSLL = (iA iBit)
15、, oASL = (iA iBit); endmodule 第27行，移位的位数被声明成无符号数，而移位的数据及其结果被声明成有符号数。123456inputsigned 7:0 iA,input 2:0 iBit, / 移位的位数 07outputsigned 7:0 oSLL,/ 逻辑左移outputsigned 7:0 oSRL,/ 逻辑右移outputsigned 7:0 oASL,/ 算术左移outputsigned 7:0 oASR / 算术右移 第1013行，与逻辑移位不同，算术移位的运算符是：（算术右移，arithmetic shift right）。1234assignoSL
16、L = (iA iBit), oASL = (iA iBit); 图3.4 有符号数的逻辑移位与算术移位的RTL视图 代码3.4 有符号数的逻辑移位与算术移位的testbench（不可综合，仅用于仿真）1234567891011121314151617181920212223timescale1ns/1nsmodulearithmetic_tb;regsigned 7:0 i_a = 8sb1011_0111;regsigned 2:0 i_bit = 0; wiresigned 7:0 o_sll, o_srl, o_asl, o_asr; initialwhile(i_bitBinary，以二进制形式查看。如图3.5所示。图3.5 以二进制形式查看所有信号 图3.6 有符号数的逻辑移位与算术移位的功能仿真波形 小结：算术左移和逻辑左移的效果一致；算术右移移出的数据填充的是符号位，而逻辑右移移出的数据填充的是0。
