1、简易的控制接口： 可配置为10MHZ串行接口，2线或3线SPI兼容接口或100MHZ 8位并行可编程接口单电源供电具有多路低功耗功能单输入或差分输入时钟小型80脚LQFP 封装应用便携式频率特性分析仪可编程时钟发生器应用于雷达和扫频系统的脉冲调频信号源测试和测量设备商业和业余的射频（RF）发射机概述 AD9854数字合成器是高集成度的器件，它采用先进的DDS技术，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。在高稳定度时钟的驱动下，AD9854将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本振用于通信，雷达等方面。AD9854的DDS核具有4
2、8位的频率分辨率（在300M系统时钟下，频率分辨率可达1uHZ）。输出17位相位截断保证了良好的无杂散动态范围指标。AD9854允许输出的信号频率高达150MHZ，而数字调制输出频率可达100MHZ。通过内部高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。器件有两个14位相位寄存器和一个用作BPSK操作的引脚。对于高阶的PSK调制，可通过I/O接口改变相位控制字实现。具有改进DDS结构的12位I和Q通道D/A转换器可以提供较大的带宽并有较好的窄带无杂散动态范围（SFDR）。如果不使用Q通道的正交功能，它还可以通过配置，由用户编程控制D/A转换。当配置高速比较器时，12位D/A输出的方波
3、可以用来做时钟发生器。它还有两个12位数字正交可编程幅度调制器，和通断整形键控功能，并有一个非常好的可控方波输出。同时脉冲调制功能在宽带扫频中也有重要应用。AD9854的300M系统时钟可以通过4X和20X可编程控制电路由较低的外部基准时钟得到。直接的300M时钟也可以通过单端或差分输入。AD9854还有单脚输入的常规FSK和改进的斜率FSK输出。AD9854采用先进的微米COMS工艺在单电源供电的情况下提供强大的功能。 AD9854采用节省空间的80脚LQFP表面装配封装和改进散热的80脚LQFP封装。AD9854的引脚与AD9852的单频信号发生器模式相兼容。AD9854的特定操作允许温度
4、是工业级范围：-40到85摄氏度。引脚配置和功能描述图1 管脚配置表1 引脚功能描述表引脚号记述功能描述1 to 8D7 to D0八位并行可编程数据输入。只用于并行可编程模式。9, 10, 23, 24, 25, 73, 74, 79, 80DVDD连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电位是。11, 12, 26, 27, 28, 72, 75, 76, 77, 78DGND连接数字电路的回路地。 与模拟地具有相同的电位。13, 35, 57, 58, 63NC没有内部连接。14 to 19A5 toA0可编程寄存器的六位地址输入。 仅用于并行可编程模式。引脚 17 （
5、A2）, 18 （A1）, Pin 19 （A0）在选择串行模式时还有第二功能，后面有具体描述。（17）A2/IO RESET串行通信总线的I/O允许复位端，由于编程协议的不成熟而没有应答信号产生。 在这种方式下复位及不影响以前的编程设置也不影响表7中的默认编程设置。高电平时复位有效（18）A1/SDO单向串行数据输出端。应用于3线串行通信模式中。（19）A0/SDIO双向串行数据输入/输出端。应用于2线串行通信模式中。20I/O UD CLK双向I/O更新时钟。方向的选择在控制寄存器中设置。如果作为输入端， 时钟上升沿将I/O端口缓冲器的内容传送到可编程寄存器。如果作为输出端（默认）, 输出
6、一八个系统时钟周期的单脉冲 （由低到高） 表示内部频率更新已经发生。21WR/SCLK写并行数据到I/O端口寄存器。复用功能为SCLK时，串行时钟与串行总线相结合，数据在时钟上升沿锁存。 当选择并行模式时这个管脚复用为WR功能。模式选择在第70脚 （S/P 选择）。22RD/CSFSK/BPSK/HOLDSHAPED KEYINGAVDD AGNDVOUTVINP VINN IOUT1 IOUT1IOUT2 IOUT2DACBPDAC RSETPLL FILTERDIFF CLK ENABLEREFCLK REFCLKS/P SELECT MASTER RESET从可编程寄存器中读出并行数据。
7、复用功能为CS时， 片选端与串行可编程总线相结合，低电平有效。当选择并行模式时这个管脚复用为 RD 功能。 29多功能复用引脚。其功能操作模式由可编程控制寄存器选择。在FSK模式时，低电平选择 F1，高电平选择 F2。在 BPSK模式时，低电平选择相位1，高电平选择相位2。在CHIRP模式时，高电平使能HOLD功能， 保持当前频率和停止后的状态。 将管脚电平置低可重起CHIRP功能。30使用此管脚必须在可编程控制寄存器设置此功能。高电平时，在预先设定的频率下I和Q通道输出从0上升到满幅的信号。低电平时，在预先设定的频率下I和Q通道输出从满幅下降到0标度的信号。31,32,37,38,44,50
8、,54,60,65AVDD连接模拟电路的电压输入。 正常情况下保持对模拟地和数字地的正向压降。33,34,39,40,41,45,46,47,53,59,62,66,67AGND连接模拟电路的回路地。 与数字地具有相同的电位。36内部高速比较器同相输出引脚。 该引脚在负载50 的情况下驱动功率为10 dBm，其输出电平与CMOS电平兼容。42VINP电压正向输入端。 内部高速比较器的同相输入端。43VINN电压反向输入端。 内部高速比较器的倒相输入端。48IOUT1I通道单极性电流输出或余弦输出。（参考图3.）49_ 补充I通道单极性电流输出或余弦输出。51_IOUT2补充Q通道单极性电流输出
9、或正弦输出。52Q通道单极性电流输出或正弦输出。这种模拟输出可以通过接收12位数据代替内部正弦数据，允许AD9854仿效AD9852的DAC功能。55I和Q DAC的公共旁路电容。接一个的电容到AVDD可以改善谐波失真和杂散性。不接也可以（会使 SFDR 降低）。56设置I和Q通道满电流输出的公共端。建立电阻为IOUT（输出电流）。通常建立电阻在8K（5mA）到2K（20mA）。61为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。零位补偿网络由一个 k电阻和一个 F电容组成。网络的另一端必须连接模拟电源，并尽可能靠近第60脚。为了更好的抑制相位噪声，通过在控制寄存器（1EH）设置旁路倍频
10、位，屏蔽掉基准时钟乘法器。64差分基准时钟使能。 该管脚高电平使能差分时钟输入， REFCLKA 和REFCLKB （管脚 69和 68）。68REFCLKA差分时钟补偿信号 （180度相位）。当选定单端信号输入模式用户需要把该管脚连接到高电平或低电平。它的输入是和基准时钟是相同的信号电平。69REFCLKB单端基准时钟输入端 （要求CMOS逻辑电平） 和差分输入信号的一端。在差分时钟模式下，输入可以是CMOS逻辑电平也可以是峰峰值大于400mV，中心直流电平约的方波或正弦波。70S/P SELECT选择串行编程模式（低电平）和并行编程模式（高电平）。71MASTER RESET初始化串/并总
11、线为用户的编程做准备。设置可编程寄存器为表7中的无操作默认状态值。操作说明AD9854正交数字信号发生器是一款有着广泛应用的非常灵活的器件。器件包括一个48位的相位累加器，可编程基准时钟乘法器，反辛格滤波器，数字乘法器，两个12位/300HZ数模转换器，一个高速模拟比较器和内部逻辑电路。这款高度集成的器件可以用作本机震荡发生器，灵活的时钟发生器和FSK/BPSK调制器。Analog Devics股份有限公司的技术指南提供了关于器件功能模块的操作说明。指南包括利用DDS器件产生信号的技术描述并提供了适合多种数字化实体的基本应用。文件，关于数字信号发生器的技术指南在AD公司DDS网页 DDS技术库
12、中提供。操作模式AD9854有5种可编程操作模式。为了选择某一模式，必须对控制寄存器（并行操作地址：1FH）中的3个相关位进行编程设置。具体描述在下表：表2. 模式选择表模式 2模式1模式 0结果Single Tone1FSKRamped FSKChirpBPSK在每种模式下都有许多功能不被允许。单信号模式（模式000） 这是用户复位之后的一种默认模式。也可以通过用户编程使能这种模式。相位累加器用以产生信号的频率，它有48位有效值，取自频率调整寄存器1，它的默认值为0。保留寄存器的默认值更能决定输出信号的质量。用户复位后，默认设置配置器件，输出0HZ，0相位的信号。在上电复位时，在I和Q通道输
13、出的是一半满幅电流的直流信号。这是默认模式的0幅度输出。选择幅度开关键控模式则需要更多细节的输出幅度控制。若输出用户定义的信号需要对28个寄存器全部或部分进行编程。表35显示了从默认0HZ到用户定义输出频率的变化。和所有AD DDS器件一样，频率控制字有如下定义： FTW = （Desired Output Frequency 2N）/SYSCLK 式中：N相位累加器的资源（本器件48位）。Frequency 以HZ表示。FTW （频率调整字）是一个定义数字。 一旦定义数字选定，它必须转换为内部的权重为1或0的48位串行二进制码。建立的DAC输出信号频率范围从直流到1/2系统时钟。改变频率时相位是连续的，这意味着新的频率的相位取样值参考之前输出频率的相位取样值。AD9854的I和Q通道输出的信号总是保持90度的相位差。调整每个通道的输出相位两个14位相位寄存器并不是独立的。换而言之，两DAC输出通过相位补偿互相影响。单信号模式允许用户控制以下信号参数： 48位输出频率精度 12位输出
