1、数字电路与逻辑设计试题与答案数字电路与逻辑设计 （1）班级 学号 姓名 成绩一单项选择题 （每题 1 分，共 10 分） 1表示任意两位无符号十进制数需要（ ）二进制数。A6 B 7 C 8 D 92余 3 码 10001000对应的 2421 码为（ ）。A01010101 B.10000101 C.10111011 D.11101011 3补码 11000 的真值是（ ）。A +1.0111 B. -1.0111 C. -0.1001 D. -0. 1000 4标准或 - 与式是由（ ）构成的逻辑表达式。A与项相或 B. 最小项相或 C. 最大项相与 D. 或项相与5. 根据反演规则， F
2、 A C C DE E 的反函数为（ ）图1A. 或非门 B. 与非门 C. 异或门 D. 同或门 8实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。A 8 B. 9 C. 10 D. 119要使 JK 触发器在时钟作用下的次态与现态相反， JK端取值应为（ ）。AJK=00 B. JK=01 C. JK=10 D. JK=1110设计一个四位二进制码的奇偶位发生器（假定采用偶检验码） ，需要（ ） 个异或门。A2 B. 3 C. 4 D. 5二判断题（判断各题正误， 正确的在括号内记 “”, 错误的在括号内记 “ 并在划线处改正。每题 2分，共 10分） 1原码和补码均可实现将减法
3、运算转化为加法运算。 （ ）2逻辑函数 F（A, B, C） M（1,3,4,6, 7）,则F（A, B, C） m（0,2,5） 。 （ ）3化简完全确定状态表时， 最大等效类的数目即最简状态表中的状态数目。 （ ）4并行加法器采用先行进位（并行进位）的目的是简化电路结构。 （ ）5. 图 2 所示是一个具有两条反馈回路的电平异步时序逻辑电路。 （ ）三多项选择题 （ 从各题的四个备选答案中选出两个或两个以上正确答案，并将 其代号填写在题后的括号内，每题 2分，共 10分）1小数“ 0”的反码形式有（ ）。A00 0 ； B 100 ；C01 1 ； D 1112逻辑函数 F=AB和 G=A
4、B满足关系（ ）。A. F G B. F G C. F G D. F G 1 3 若逻辑函数 F（A,B,C） m（1,2,3,6）,G（A, B, C） m（0,2,3,4,5,7）,则 F和 G相“与”的结果 是（ ）。Cx为低电平， y 为高电平 ； D 5组合逻辑电路的输出与输入的关系可用（ A真值表 B.C逻辑表达式 D.四 函数化简题 （10 分）1用代数法求函数 F（A, B, C） AB AC BC A B 的最简“与-或”表达式。（4 分）2用卡诺图化简逻辑函数F（A ，B，C，D）m（2，3，9，11，12）+d（5，6，7，8， 10 ，13） 求出最简“与 - 或”表达
5、式和最简“或 - 与”表达式。（6 分）电路框图如五设计一个将一位十进制数的余 3 码转换成二进制数的组合电路， 图 3 所示。（ 15 分）图3 要求：1填写表 1 所示真值表；表1ABCDWXYZABCDWXYZ0000100000011001001010100011101101001100010111010110111001111111图43画出用 PLA实现给定功能的阵列逻辑图4若采用 PROM实现给定功能 , 要求 PROM的容量为多大？六、分析与设计 (15 分) 某同步时序逻辑电路如图 5 所示图5(1) 写出该电路激励函数和输出函数；(2) 填写表 2 所示次态真值表； 表2输
6、入 X现态Q2 Q1激励函数 J2 K2 J1 K1次态Q2(n+1)Q1(n+1)输 出 Z(3) 填写表 3 所示电路状态表； 表3现态次态 Q 2 (n+1) Q 1(n+1)输出Q 2 Q 1X=0X=1Z000110114)设各触发器的初态均为 0，试画出图 6中 Q1、Q2和Z的输出波形图65）改用 T触发器作为存储元件，填写图 7 中激励函数 T2、T1卡诺图，求出最 简表达式。图7七分析与设计 （15 分） 某电平异步时序逻辑电路的结构框图 如图 8 所示。图中：Y2 x1y2 x2y2 x2 x1y1Y1 x1y2y1 x2x1 x2 x1y2Z x 2x1y2表4二次状态
7、y2 y1激励状态 Y2Y1/ 输出 Zx2x1=00 x2x1=01x2x1=11x2x1=100 00 11 11 02. 判断以下结论是否正确，并说明理由 该电路中存在非临界竞争； 该电路中存在临界竞争；3将所得流程表 4中的 00和01互换，填写出新的流程表 5，试问新流程 表对应的电路是否存在非临界竞争或临界竞争？表5二次状态 y2 y1激励状态 Y2Y1/ 输出 Zx2x1=00 x2x1=01x2x1=11x2x1=100 00 11 11 0八分析与设计 （15 分） 某组合逻辑电路的芯片引脚图如图 9 所示。图91分析图 9 所示电路，写出输出函数 F1、F2 的逻辑表达式，
8、并说明该电路 功能。2假定用四路数据选择器实现图 9 所示电路的逻辑功能，请确定图 示逻辑电路中各数据输入端的值，完善逻辑电路。10 所图 103假定用 EPROM实现图 9 所示电路的逻辑功能，请画出阵列逻辑图每题 2分，共 10 分）1反码 和补码均可实现将减法运算转化为加法运算。）2逻辑函数 F(A, B,C) M(1,3,4,6, 7),则F(A, B, C) m(1,3,4,6,7) 。3化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。4并行加法器采用先行进位（并行进位）的目的是 提高运算速度 。（）5. 图 2 所示是一个具有 一 条反馈回路的电平异步时序逻辑电路。
9、 （ ）ABD ； 3AC ； 4ABC； 5AC 。三多项选择题 （ 从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写 在题后的括号内，每题 2 分，共 10分） 1 AD； 2四 函数化简题 （10 分） 1 代数化简（ 4 分）A AC B1填写表 1 所示真值表；（4 分）表 1 真值表ABCDWXYZABCDWXYZ0000dddd100001010001dddd100101100010dddd1010011100110000101110000100000111001001010100101101dddd011000111110dddd011101001111dddd
10、W AB BCDX BC BD BCDY CD CDZD3画出用 PLA实现给定功能的阵列逻辑图如下： （5 分）4若采用 PROM实现给定功能 , 要求 PROM的容量为：（2 分）424 4（bit）六、分析与设计 （15 分）（1） 写出该电路激励函数和输出函数； （3 分） J1 X, K 1 X, J2 Q1, K 2 Q1, Z Q 2Q1（2） 填写次态真值表；（3 分）输入现态激励函数次态输出XQ2 Q1J2 K2 J1 K1Q2(n+1) Q1(n+1)Z0000 1 0 10 000011 0 0 11 010100 1 0 10 000111 0 0 11 001000
11、1 1 00 101011 0 1 01 111100 1 1 00 101111 0 1 01 103）填写如下所示电路状态表； （3 分）现态次态 Q 2 (n+1) Q 1(n+1)输出Q 2 Q 1X=0X=1Z00000100110111100001011101104）设各触发器的初态均为 0，根据给定波形画出 Q1、Q2 和 Z 的输出波形 （ 3 分）T2 Q2 Q1 Q2Q1 Q2 Q1 最简表达式为： T1 XQ1 XQ1 X Q1（5）改用 T 触发器作为存储元件，填写激励函数 T2、 T1卡诺图，求出最简表 达式。（ 3 分）七分析与设计 （ 15 分） 1根据给出的激励
12、函数和输出函数表达式，填流程表； （5 分）二次状态 y2 y1激励状态 Y2Y1/ 输出 Zx2x1=00x2x1=01x2x1=11x2x1=100 000/000/001/000/00 100/000/001/010/01 111/000/011/110/01 011/001/011/110/02. 判断以下结论是否正确，并说明理由。 （6 分） 该电路中存在非临界竞争；正确。因为处在稳定总态（ 00，11），输入由 00变为 01或者处在稳定总态 （11，11），输入由 11变为 01 时，均引起两个状态变量同时改变，会发生反馈 回路间的竞争，但由于所到达的列只有一个稳定总态，所以属于
13、非临界竞争。 该电路中存在临界竞争；正确。因为处在稳定总态（ 11，01），输入由 11变为 10 时，引起两个状态变量同时改变，会发生反馈回路间的竞争，且由于所到达的列有两个稳定总态， 所以属于非临界竞争。3将所得流程表 3中的 00和01互换，填写出新的流程表，试问新流程表 对应的电路是否存在非临界竞争或临界竞争？（ 4 分）新的流程表如下：二次状态 y2 y1激励状态 Y2Y1/ 输出 Zx2x1=00x2x1=01x2x1=11x2x1=100 001/001/000/010/00 101/001/000/001/01 111/001/011/110/01 011/000/011/11
14、0/0新流程表对应的电路不存在非临界竞争或临界竞争。八分析与设计 （15 分）1写出电路输出函数 F1、F2的逻辑表达式，并说明该电路功能。 （4 分） F1 A B C ABC ABC ABC ABCF2 AC AB BC AC AB BC 该电路实现全减器的功能功能。 （1 分）2假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据 输入端的值，完善逻辑电路。 （ 5 分）3假定用 EPROM实现原电路的逻辑功能，可画出阵列逻辑图如下： （5 分）数字电路与逻辑设计 （2）、【单项选择题】 （本大题共 20小题，每小题 2 分，共 40分）在每小题列出的四个选项中6、若干个
15、具有三态输出的电路输出端接到一点工作时，必须保证（ B ）。A任何时候最多只能有一个电路处于三态，其余应处于工作态B任何时候最多只能有一个电路处于工作态，其余应处于三态C任何时候至少要有两个或三个以上电路处于工作态9、欲对全班 53 个同学以二进制代码编码表示，最少需要二进制的位数是（ B ）。A 5 B 6 C 10 D 5310、一块数据选择器有三个地址输入端，则它的数据输入端应有（ C ）。A 3 B 6 C 8 D 111、以下代码中为无权码的为（ C ）。A 8421BCD 码 B 5421BCD 码C余三码 D 2421BCD 码12、将幅值、时间上离散的阶梯电平统一归并到最邻近的
16、指定电平的过程称为（ B ）。A 采样B 量化C 保持D 编码13、以下四种转换器，（ A ）是A/D 转换器且转换速度最高。A 并联比较型B 逐次逼近型C 双积分型D 施密特触发器14、多谐振荡器可产生（B ）。A 正弦波B 矩形脉冲C 三角波D 锯齿波15、 N个触发器可以构成能寄存（ B）位二进制数码的寄存器。A N-1B NC N+1D 2N16、同步时序电路和异步时序电路比较，其差异在于后者（ B）。A 没有触发器B 没有统一的时钟脉冲控制C 没有稳定状态D 输出只与内部状态有关17、 555 定时器不可以组成（ D）。A 多谐振荡器B 单稳态触发器C 施密特触发器D JK 触发器1
17、8、若 RAM的地址码有 8 位，行、列地址译码器的输入端都为 线加位线）共有（ C ）条。4 个，则它们的输出线（即字A 8 B 16 C 32 D 25619、随机存取存储器具有（ A ）功能。A 读/写 B 无读 /写 C 只读 D 只写20、只读存储器 ROM中的内容，当电源断掉后又接通，存储器中的内容（ D ）。A 全部改变 B 全部为 0 C 不可预料 D 保持不变 二、【填空题】（本大题共 10小题，每小题 2分，共 20 分；请将答案填写在 答题卷相应题号 处）21、钟控 RS触发器的特性方程为（ Q n 1 S RQ n RS 0（约束条件 ） ）。22、如果时序逻辑电路的输
18、出 Z 仅取决于存储电路状态 Q,而与外部输入 X无关，或该时序 电路没有外部输入，这种电路称为（ 摩尔型电路 ）。23、将 8k4位的 RAM扩展为 64k8位的 RAM，需用（ 16）片 8k4位的 RAM，同时还需 用一片（ 3 线-8 线）译码器。24、 AD转换器的转换过程包括（ 取样）、（保持）、（量化）和（ 编码）。25、欲将一个正弦波电压信号转变为同频率的矩形波，应当采用（ 施密特触发器 ）电路。26、十进制整数转换成二进制整数的方法是（将十进制整数除以 2 取余数倒读） 。27、 BCD码的中文含义是 （二十进制码） 。28、最基本的逻辑门电路有与门， （或门）和（非门） 。
19、 其中与门的特点是输入（全为高电 平），输出（高电平） 。29、逻辑门电路中，低电平通常用（ 0）表示，高电平通常用 （ 1）表示。30、七段数码显示器有两种接法，称（共阴极接法）接法和（共阳极接法）接法。三、【简答题】（本大题共 4 小题，每小题 5 分，共 20分；请将答案填写在 答题卷相应题号处） 31、利用公式和定理证明。AB+BCD+AC+BC=AB+C证明：AB+BCD+AC+BC=AB+AC+BC=AB+C32、格雷码的特点是什么？为什么说它是可靠性代码？答：格雷码的任意两组相邻代码之间只有一位不同 ,其余各位都相同 ,它是一种循环码 .这个特 性使它在形成和传输过程中可能引起的
20、错误较少 ,因此称之为可靠性代码 .33、逻辑函数的三种表示方法如何相互转换？ 答：从真值表写出逻辑函数式的一般方法：1 ）找出真值表中使函数 Y=1 的那些输入变量取值组合。 2）每组输入变量取值的组合对应一个乘积项： 1- 原变量， 0- 反变量。3）将乘积项相加。 从逻辑式列出真值表：将输入变量的所有组合状态逐一代入逻辑式求出函数值，列成表。 从逻辑式画出逻辑图：用图形符号代替逻辑式中的运算符号，就可以画出逻辑图。 从逻辑图写出逻辑式：从输入端到输出端逐级写出每个图形符号对应的逻辑式。 从逻辑式画出卡诺图：将逻辑函数化成最小项和的标准形式，在对应的位置上添 1,其余为 0。34、已知四变
21、量函数 F 的反函数表达式为 F ABCD ABCD ，试用卡诺图求 F 的最简与 或式。解： F AB C D BC AD四、【应用题】（本大题共 2小题，每题 10分，共20分；请将答案填写在 答题卷相应题号处 ）35、画出下图由或非门组成的基本 R- S触发器输出端 Q 、 Q的电压波形，输入端 SD，RD的电压波形如图中所示。答案如下：36、用 3 线8 线译码器 74LS138和与非门实现逻辑函数。Y1 AB AC Y2 ABC BC ABY3 ABC AC 解：将函数化为最小项之和式，再变为与非与非式： （以 A2A1A0=ABC ）Y1 AB AC ABC ABC ABC m4 m5 m7 m4 m 5 m7Y2 ABC BC AB ABC ABC ABC ABC m2 m3 m5 m7 m 2 m3 m5 m7Y3 ABC AC ABC AB C ABC m 3 m 4 m 6 m 3 m4 m6
