1、逻辑门电路和触发器2.1 逻辑门电路和触发器数字电路可以分为组合逻辑电路和时序逻辑电路两类：组合逻辑电路的特点是任何时刻的输出信号仅仅取决于输入信号，而与信号作用前的电路原有状态无关。在电路结构上单纯由逻辑门构成，没有反馈电路，也不含有存储元件。时序逻辑电路在任何时刻的稳定输出，不仅取决于当前的输入状态，而且还与电路的前一个输出状态有关。时序逻辑电路主要由触发器构成，而触发器的基本元件是逻辑门电路，因此，不论是简单还是复杂的数字电路系统都是由基本逻辑门电路构成的。2.1.1 逻辑门电路数字系统的所有逻辑关系都是由与、或、非三种基本逻辑关系的不同组合构成。能够实现逻辑关系的电路称为逻辑门电路，常
2、用的门电路有与门、或门、非门、与非门、或非门、三态门和异或门等。逻辑电路的输入和输出信号只有高电平和低电平两种状态：用1表示高电平、用0表示低电平的情况称为正逻辑；反之，用0表示高电平、用1表示低电平的情况称为负逻辑（本书采用正逻辑）。在数字电路中，只要能明确区分高电平和低电平两种状态就可以了，高电平和低电平都允许有一定范围的误差，因此数字电路对元器件参数的精度要求比模拟电路要低一些，其抗干扰能力要比模拟电路强。1与门当决定某个事件的全部条件都具备时，该事件才会发生，这种因果关系称为与逻辑关系。实现与逻辑关系的电路称为与门。与门可以有两个或两个以上的输入端口以及一个输出端口，输入和输出按照与逻
3、辑关系可以表示为：当任何一个或一个以上的输入端口为0时，输出为0；只有所有的输入端口均为1时，输出才为1。组合逻辑电路的输入和输出关系可以用逻辑函数来表示，通常有真值表、逻辑表达式、逻辑图和波形图四种表示方式。下面就以两输入端与门为例加以说明：（1）真值表是根据给定的逻辑关系，把输入逻辑变量各种可能取值的组合与对应的输出函数值排列成表格。它表示了逻辑函数与逻辑变量各种取值之间的一一对应的关系，逻辑函数的真值表具有唯一性，若两个逻辑函数具有相同的真值表，则两个逻辑函数必然相等。当逻辑函数有n个变量时，共有2n个不同的变量取值组合。用真值表表示逻辑函数的优点是直观、明了，可直接看出逻辑函数值和变量
4、取值之间的关系。以真值表表示的两输入端与门如表2-1所示。表2-1 两输入端与门的真值表ABY000010100111（2）逻辑表达式是利用与、或、非等逻辑运算符号组合表示逻辑函数。与关系相当于逻辑乘法，可以用乘号表示，两输入端与门的逻辑表达式如式2-1所示。 或简写成 式（2-1）（3）逻辑图是用逻辑符号来表示逻辑函数。与实际器件有明显的对应关系，比较接近工程实际，根据逻辑图可以方便地选取器件制作数字电路系统。Altera公司的EDA开发软件MAX+plus提供输入端数量分别为2、3、4、6、8和12的与门，用符号AND表示。另外，MAX+plus还提供了输入端反向的与门，用符号BAND表示
5、。两输入端与门的逻辑符号如图2-1所示。 a）AND2 b）BAND2图2-1 两输入端与门逻辑符号（4）波形图是逻辑变量的取值随时间变化的规律，又叫时序图。对于一个逻辑函数来说，所有输入、输出变量的波形图也可表达它们之间的逻辑关系。波形图常用于分析、检测和调试数字电路。两输入端与门的波形图如图2-2所示。图2-2 两输入端与门波形图从与门的逻辑关系上可以看出，如果输入端A作为控制端，则A的值将会决定输入端B的值是否能被输出到端口Y。例如A=1时，则Y=B，B被输出；但若A=0时，则不管B的状态如何，Y都等于0。2或门决定某一事件的所有条件中，只要有一个条件或几个条件具备时，这一事件就会发生，
6、这样的因果关系称为或逻辑。实现或逻辑关系的电路称为或门。或门的输入和输出按照或逻辑关系可以表示为：如有任何一个或一个以上的输入端口为1时，输出为1；当所有的输入端口都为0时，输出才为0。下面以两输入端或门为例说明：（1）真值表：以真值表表示的两输入端或门如表2-2所示。表2-2 两输入端或门的真值表ABY000011101111（2）逻辑表达式：或关系相当于逻辑加法，可以用加号表示，两输入端或门的逻辑表达式如式2-2所示。 式（2-2）（3）逻辑符号： MAX+plus提供输入端数量分别为2、3、4、6、8和12的或门，用符号OR表示。另外，MAX+plus还提供了输入端反向的或门，用符号BO
7、R表示。两输入端或门的逻辑符号如图2-3所示。 a）OR2 b）BOR2图2-3 两输入端或门逻辑符号（4）波形图：两输入端或门的波形图如图2-4所示。图2-4 两输入端或门波形图3非门决定某事件的条件不具备时，该事件却发生；条件具备时，事件却不发生。这种互相否定的因果关系称为非逻辑，实现非逻辑关系的电路称为非门。非门只有一个输入端和一个输出端，输出端的值与输入端的值相反，可以用反相器电路实现，因此非门又称为“反相器”。（1）真值表：以真值表表示的非门如表2-3所示。表2-3 非门的真值表AY0110（2）逻辑表达式：非关系相当于逻辑取反，可以在变量的上方加个“”表示非，非门的逻辑表达式如式2
8、-3所示。 式（2-3）（3）逻辑符号：MAX+plus提供的非门，用符号NOT表示。非门的逻辑符号如图2-5所示。图2-5 非门逻辑符号（4）波形图：非门的波形图如图2-6所示。图2-6 非门波形图4与非门与非门有两个或两个以上的输入端和一个输出端。当任何一个或一个以上的输入端为0时，则输出为1；当所有的输入端均为1时，则输出为0。下面以两输入端的与非门为例说明：（1）真值表：以真值表表示的两输入端与非门如表2-4所示。表2-4 两输入端与非门的真值表ABY001011101110（2）逻辑表达式：与非关系相当于对与逻辑关系取反，两输入端与非门的逻辑表达式如式2-4所示。 式（2-4）（3）
9、逻辑符号：MAX+plus提供输入端数量分别为2、3、4、6、8和12的与非门，用符号NAND表示。另外，MAX+plus还提供了输入端反向的与非门，用符号BNAND表示。两输入端与非门的逻辑符号如图2-7所示。 a）NAND2 b）BNAND2图2-7 两输入端与非门逻辑符号（4）波形图：两输入端与非门的波形图如图2-8所示。图2-8 两输入端与非门波形图从与非门的逻辑关系上可以看出，利用输入端A的值来控制输入端口B的值是否输出至输出端口Y。当A=1时，（输入信号被反相输出）；但A=0时，则不管B的值是什么，Y都为1，即将B信号屏蔽掉。5或非门或非门可以有两个或两个以上的输入端和一个输出端。
10、当所有的输入端都为0时，输出为1；如有任何一个或一个以上的输入端为1时 ，则输出为0。下面以两输入端或非门为例说明：（1）真值表：以真值表表示的两输入端或非门如表2-5所示。表2-5 两输入端或非门的真值表ABY001010100110（2）逻辑表达式：或非关系相当于对或逻辑关系取反，两输入端或非门的逻辑表达式如式2-5所示。 式（2-5）（3）逻辑符号：MAX+plus提供输入端数量分别为2、3、4、6、8和12的或非门，用符号NOR表示。另外，MAX+plus还提供了输入端反向的或非门，用符号BNOR表示。两输入端与非门的逻辑符号如图2-9所示。 a）NOR2 b）BNOR2图2-9 两输
11、入端或非门逻辑符号（4）波形图：两输入端或门的波形图如图2-10所示。图2-10 两输入端或非门波形图可以利用或非门的输入端A来控制输入端B。当A=0时，（输入信号被反相输出）；当A=1时，则不管B的值是什么，Y都为0。6异或门异或门可以有两个或两个以上的输入端和一个输出端。当逻辑值为1的输入端个数是奇数时，输出为1；当逻辑值为1的输入端个数是偶数时，输出为0。下面以两输入端异或门为例说明：（1）真值表：以真值表表示的两输入端异或门如表2-6所示。表2-6 两输入端异或门的真值表ABY000011101110由真值表可以看出，当A=1时，输入端B的信号将反相输出至输出端Y；但若A=0时，输入端
12、B的信号可以直接输出至输出端Y。（2）逻辑表达式：异或逻辑关系可以用符号表示，两输入端异或门的逻辑表达式如式2-6所示。 式（2-6）从逻辑表达式中可以看出，异或门能够用与门、非门和或门来实现。（3）逻辑符号：MAX+plus提供的异或门，用符号XOR表示。异或门的逻辑符号如图2-11所示。图2-11 两输入端异或门逻辑符号（4）波形图：两输入端异或门的波形图如图2-12所示。图2-12 两输入端异或门波形图7同或门同或门可以有两个或两个以上的输入端和一个输出端。与异或门刚好相反，当逻辑值为1的输入端的个数是奇数时，输出为0；当逻辑值为1的输入端的个数是偶数（包括零）时，则输出为1。下面以两输
13、入端同或门为例说明： （1）真值表：以真值表表示的两输入端同或门如表2-7所示。表2-7 两输入端同或门的真值表ABY001010100111由真值表可以看出，当A=1时，输入B端的信号可以输出至输出端Y；当A=0时，输入B端的信号将反相输出至输出端Y。（2）逻辑表达式：同或关系相当于给异或逻辑关系取反，两输入端同或门的逻辑表达式如式2-7所示。 式（2-7）（3）逻辑符号：MAX+plus提供的同或门，用符号XNOR表示。同或门的逻辑符号如图2-13所示。图2-13 两输入端同或门逻辑符号（4）波形图：两输入端同或门的波形图如图2-14所示。图2-14 两输入端同或门波形图2.1.2 触发器
14、触发器是数字系统中除逻辑门以外的另一类基本单元电路，有两个基本特性：一个是具有两个稳定状态，可分别用来表示二进制数码0和1。另一个是可以在输入时钟脉冲信号的作用下，两个稳定状态可相互转换，能够完成计数功能；当输入时钟脉冲信号消失或保持不变时，触发器的输出状态也保持不变，这就是记忆功能，可用作二进制数据的存储单元。触发器是构成时序逻辑电路的基本电路，有多种分类方式：根据逻辑功能的不同，触发器可分为RS触发器、D触发器、JK触发器、T触发器和触发器等；根据触发方式的不同，触发器可分为电平触发器、边沿触发器和主从触发器等；根据电路结构的不同，触发器可分为基本RS触发器、同步RS触发器、维持阻塞触发器
15、、主从触发器和边沿触发器等。但从电路的组成单元上看，所有的触发器都是由基本RS触发器和逻辑门电路构成，而基本RS触发器又可以用两个或非门（或者两个与非门）组成。因此，可以认为触发器是由多个基本逻辑门电路组成。触发器有一个时钟脉冲（用CP表示）输入端、一个或多个输入端和两个互补输出端（分别用Q和表示）。通常用Q端的输出状态来表示触发器的状态，当Q=1、=0时，称为触发器的1状态，记Q=1；当Q=0、=1时，称为触发器的0状态，记Q=0。这两个状态和二进制数码的1和0对应。由于触发器属于时序逻辑电路，所以其输出状态不但与输入信号有关，还与当前的输出状态有关。为了描述这种现象，引入现态和次态两个名词
16、：现态是指触发器在输入信号变化之前的状态，用Qn表示；次态是指触发器在输入信号变化后，在输入信号和现态共同作用下所形成的状态，用Qn+1表示。触发器的逻辑功能主要用状态表、特性方程、驱动表和波形图（又称时序图）来描述。含有触发器的逻辑电路称为时序逻辑电路。时序逻辑电路根据电路状态转换情况的不同，可分为同步时序逻辑电路和异步时序逻辑电路两大类。在同步时序逻辑电路中，所有触发器的时钟输入端CP都连在一起，在同一个时钟脉冲CP作用下，凡是具备翻转条件的触发器在同一时刻状态同时翻转。也就是说，触发器状态的更新和时钟脉冲CP是同步的。而在异步时序逻辑电路中，时钟脉冲只触发部分触发器，其余触发器则是由电路
17、内部信号触发的。因此，具备翻转条件的触发器状态翻转有先有后，并不是和时钟脉冲CP同步。在众多的触发器中，边沿触发器只在时钟脉冲CP上升沿（或下降沿）时刻接受输入信号，电路状态才发生翻转，其余情况则保持原状态不变，从而能够提高触发器工作的可靠性和抗干扰能力，没有空翻现象。由于边沿触发器的应用非常广泛，所以本章以边沿触发器为例讲解。边沿触发器主要有维持阻塞D触发器和边沿JK触发器。1维持阻塞D触发器在时钟脉冲CP的作用下，根据输入信号D取值的不同，输出状态随D而变化的电路称为D触发器。维持阻塞D触发器是利用时钟脉冲CP的上升沿（或下降沿）进行触发的，而且电路总是翻转到和D相同的状态。（1）逻辑符号
18、：MAX+plus提供了两种上升沿有效维持阻塞D触发器：一种用符号DFF表示、一种用符号DFFE表示。维持阻塞D触发器的逻辑符号如图2-15所示。 a）DFF b）DFFE图2-15 上升沿有效维持阻塞D触发器逻辑符号图2-15中PRN称为置1端，低电平有效，使Q输出为1；CLRN称为置零（清零）端，低电平有效，使Q输出为0；PRN和CLRN不能同时有效。DFFE触发器的ENA称为使能端，低电平有效，在PRN和CLRN无效时，使Q保持原状态。（2）状态表：也称特征表，能够表明触发器输入变量和输出变量之间的关系。用符号表示上升沿、用表示下降沿、用表示任意状态（其值可以为0，也可以为1）。上升沿有
19、效的维持阻塞D触发器的状态表如表2-8所示。表2-8 上升沿有效的维持阻塞D触发器状态表CPDQn+1说明0QnCP无效，输出保持原状态1Qn00CP有效，输出状态和D相同11（3）特征方程：是触发器次态Qn+1与输入信号及现态Qn之间关系的逻辑表达式。上升沿有效的维持阻塞D触发器的特征方程如式2-8所示。 式（2-8）（4）驱动表：根据触发器的现态Qn和次态Qn+1的取值来确定输入信号取值的关系表，称为触发器的驱动表，又称激励表。驱动表对时序逻辑电路的分析和设计是很有用的，可以确定触发器从现态转换为规定次态所需要的输入条件。维持阻塞D触发器的驱动表如表2-9所示。表2-9 D触发器的驱动表Q
20、nQn+1D000011100111（5）波形图：也称时序图，反映触发器在时钟脉冲作用下，触发器状态与输入信号取值之间关系的波形。上升沿有效的DFF触发器的波形图如图2-16所示。图2-16 上升沿有效DFF触发器波形图2边沿JK触发器在时钟脉冲CP的作用下，根据输入信号J、K取值的不同，凡是具有置0、置1、计数和保持功能的电路，都叫JK触发器。边沿JK触发器是利用时钟脉冲CP的上升沿（或下降沿）进行触发的。（1）MAX+plus提供了两种上升沿有效边沿JK触发器：一种用符号JKFF表示、一种用符号JKFFE表示。上升沿有效的边沿JK触发器的逻辑符号如图2-17所示。 a）JKFF b）JKF
21、FE图2-17 上升沿有效边沿JK触发器逻辑符号图2-17中PRN、CLRN和ENA的名称和作用与D触发器相同。（2）状态表：上升沿有效的边沿JK触发器的状态表如表2-10所示。表2-10 上升沿有效的边沿JK触发器状态表CPJKQnQn+1说明000CP无效，输出保持原状态1110000CP有效，输出保持原状态不变00110100CP有效，输出状态和J相同（置0）01101001CP有效，输出状态和J相同（置1）10111101CP有效，每输入一个时钟脉冲，输出状态变化一次（计数）1110（3）特征方程：上升沿有效的边沿JK触发器的特征方程如式2-9所示。 式（2-9）（4）驱动表：边沿JK触发器的驱动表如表2-11所示。表2-11 JK触发器的驱动表QnQn+1JK000011101110（5）波形图：上升沿有效的JKFF触发器的波形图（时序图）如图2-18所示。图2-18 上升沿有效JKFF触发器波形图
