1、MOS器件与工艺基础第二章 MOS器件与工艺基础VLSIC 的主流制造技术是MOS技术，因此，相关MOS器件基础知识就成为大 规模、超大规模集成电路设计者必须掌握的基础知识。在本章中将介绍有关 MOS器件的结构、工作原理、设计考虑以及有关基本理论。MOS晶体管基础MOS晶体管结构及基本工作原理MOSFET 是 Metal-Oxide-Silicon Field Effect Transistor 的英文缩写，平面型器件结构，按照导电沟道的不同可以分为 NMO和PMO器件。典型的硅栅 NMO和 PMO器件的平面和剖面结构如图（a）和（b）所示。3 hM0 PMJS图NMOS和PMOS勺平面与剖面
2、结构示意图由图可见，NMOS口 PMO在结构上完全相象，所不同的是衬底和源漏的掺杂 的类型不同。简单的说，NMO是在P型硅的衬底上，通过选择掺杂形成 N型的 掺杂区，作为NMOS勺源漏区；PMO是在N型硅的衬底上，通过选择掺杂形成 P 型的掺杂区，作为PMOS勺源漏区。如图所示，两块源漏掺杂区之间的距离称为 沟道长度L，而垂直于沟道长度的有效源漏区尺寸称为沟道宽度 W对于这种简 单的结构，器件源漏是完全对称的，只有在应用中根据源漏电流的流向才能最后 确认具体的源和漏。器件的栅是具有一定电阻率的多晶硅材料，这也是硅栅 MOS器件的命名根据。在多晶硅栅与衬底之间是一层很薄的优质二氧化硅， 处于两个
3、 导电材料之间的这一层二氧化硅是用于绝缘这两个导电层， 它是绝缘介质。从结构上看，多晶硅栅-二氧化硅介质-掺杂硅衬底形成了一个典型的平板电容器， 通 过对栅电极施加一定极性的电荷，就必然地在硅衬底上感应等量的异种电荷。 这 样的平板电容器的电荷作用方式正是 MO辭件工作的基础。图图说明了 NMO器件工作的基本原理。当在 NMOS勺栅上施加相对于源的 正电压VGs时，栅上的正电荷在P型衬底上感应出等量的负电荷，随着VGs的增加， 衬底中接近硅-二氧化硅界面的表面处的负电荷也越多。其变化过程如下：当 Vgs比较小时，栅上的正电荷还不能使硅-二氧化硅界面处积累可运动的电子电荷， 这是因为衬底是P型的
4、半导体材料，其中的多数载流子是正电荷空穴，栅上的正 电荷首先是驱赶表面的空穴，使表面正电荷耗尽，形成带负电的耗尽层。这时， 虽然有Ms的存在，但因为没有可运动的电子，所以，并没有明显的源漏电流出 现。增加Vgs,耗尽层向衬底下部延伸，并有少量的电子被吸引到表面，形成可 运动的电子电荷，随着 Vgs的增加，表面积累的可运动电子数量越来越多。这时 的衬底负电荷由两部分组成：表面的电子电荷与耗尽层中的固定负电荷， 如果不 考虑二氧化硅层中的电荷影响，这两部分负电荷的数量之和等于栅上的正电荷的 数量。当电子积累达到一定的水平时，表面处的半导体中的多数载流子变成了电 子，即相对于原来的P型半导体，具有了
5、 N型半导体的导电性质，这种情况称为 表面反型。根据晶体管理论，当 NMO晶体管表面达到强反型时所对应的 Vgs值， 称为NMO晶体管的阈值电压Vtno这时，器件的结构发生了变化，自左向右，从 原先的N-P-N结构，变成了 N-N-N结构，表面反型的区域被称为沟道区。在 Vds 的作用下，N型源区的电子经过沟道区到达漏区，形成由漏流向源的源漏电流。 显然，Vgs的数值越大，表面处的电子密度越大，相对的沟道电阻越小，在同样 的Vds的作用下，源漏电流越大。当Vds的值很小时，沟道区近似为一个线性电阻，此时的器件工作区称为线性区，其电流-电压特性如图所示犁卑时底 丫用图NMOS处于导通时的状态 图
6、 线性区的I-V特性当Vbs大于Vtn且一定时，随着Vds的增加，NMOs勺沟道区的形状将逐渐的发 生变化。在Vds较小时，沟道区基本上是一个平行于表面的矩形，当 Vds增大后，都相对于源端的电压Vgs和Ss在漏端的差值逐渐减小，并且因此导致漏端的沟道 区变溥，当达到Vds=Vss-Vtn时，在漏端形成了 VdsVgFVn的临界状态，这一点被称 为沟道夹断点，器件的沟道区变成了楔形，最薄的点位于漏端，而源端仍维持原 先的沟道厚度。器件处于 Vds=Vss-Vtn的工作点被称为临界饱和点。其状态如图所 示，这时的NMO晶体管的电流-电压特性发生弯曲，不再保持线性关系，如图所 示。在临界饱和点之前
7、的工作区域称为非饱和区，显然，线性区是非饱和区中 Vds很小时的一段。继续在一定的Vgs条件下增加Vds, ( VdPVs&Vtn),在漏端的导电沟道消失，只 留下耗尽层，沟道夹断点向源端趋近。由于耗尽层电阻远大于沟道电阻， 所以这 种向源端的趋近实际上位移值厶L很小，大于Vgs-Vtn的部分电压落在很小的一段 由耗尽层构成的区域内，有效沟道区内的电阻基本上维持临界时的数值。因此，再增加源漏电压 VDS,电流也不会增加，而是趋于饱和。这时的工作区称为饱和 区，图显示了器件处于这种状态时的沟道情况，图是完整的 NMOS晶体管电流-电压特性曲线。图中的虚线是非饱和区和饱和区的分界线， VGs VT
8、p ( PMO) 值得注意的是，PMOS勺VGs和VTp都是负值。PMOS勺电流-电压 特性曲线如图所示。以上的讨论，都有一个前提条件，即只 有当施加在栅上的电压绝对值大于器件的 阈值电压的绝对值时，器件才开始导通，在 源漏电压的作用下，才能形成源漏电流，以 这种方式工作的MOS器件被称为增强型MOS 晶体管。所以，上面介绍的是增强型 NMOS 晶体管和增强型PMOS1体管。除了增强型MOSS件外，还有一类MOS 器件，他们在没有栅上的电压作用时道，在Vds的作用下,(VGs=0)，在衬底上就已经形成了反型沟 图PMOS勺电流-电压特性 就形成源漏电流。这 样的MOS器件被称为耗尽型MOS晶体
9、管耗尽型MOS晶体管也分为耗尽型NMO晶体管和耗尽型PMOS1体管。对于 耗尽型器件，由于VGs=0时就存在导电沟道，因此，要关闭沟道将施加相对于增 强型MOS晶体管的反极性电压。对耗尽型 NMO晶体管，由于在器件的表面已经 积累了较多的电子，因此，必须在栅极上施加负电压，才能将表面的电子“赶走”。 对耗尽型PMOS1体管，由于在器件的表面已经存在积累的正电荷空穴，因此， 必须在栅极上施加正电压，才能使表面导电沟道消失。使耗尽型器件的表面沟道 消失所必须施加的电压，称为夹断电压Vp,显然，NMOS勺夹断电压Vp0，PMOS 的夹断电压Vpp0。耗尽型器件的初始导电沟道的形成主要来自两个方面：栅
10、与衬底之间的介 质二氧化硅中含有的固定电荷的感应；通过工艺的方法在器件衬底的表面形成一 层反型材料。显然，前者较后者具有不确定性，二氧化硅中的固定正电荷是在二 氧化硅形成工艺中或后期加工中引入的， 通常是不希望存在的。后者是为了获得 耗尽型MOS晶体管而专门进行的工艺加工，具有可控性。综上所述，MO關体管具有四种基本类型：增强型NMO晶体管，耗尽型NMOS 晶体管，增强型PMOS1体管，耗尽型PMOS1体管。在实际的应用中，对数字逻 辑电路，较多的使用增强型器件，在模拟集成电路中，增强型和耗尽型MOSS件 都有广泛的应用。这四种MOS晶体管的表示符号如图所示。图MOS晶体管的表示符号MOS晶体
11、管的阈值电压V阈值电压VT是MOS晶体管的一个重要的电参数，也是在制造工艺中的重要 控制参数。Vt的大小以及一致性对电路甚至集成系统的性能具有决定性的影响。哪些因素将对MOS晶体管的阈值电压的数值产生影响呢从前面的分析可知，要在衬底的上表面产生反型层，必须施加能够将表面耗 尽并且形成衬底少数载流子的积累的栅源电压， 这个电压的大小与衬底的掺杂浓 度有直接的关系。衬底掺杂浓度越低，多数载流子的浓度也越低，使衬底表面耗 尽和反型所需要的电压 Vgs越小。所以，衬底掺杂浓度是一个重要的参数，衬底 掺杂浓度越低，器件的阈值电压将越小，反之则阈值电压越高。第二个对器件阈值电压具有重要影响的参数是多晶硅与
12、硅衬底的功函数差 的数值，这和栅材料性质以及衬底的掺杂类型有关。第三个影响阈值电压的因素是作为介质的二氧化硅中的电荷以及电荷的性 质。这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电， 其净电荷的极性显然会对衬底表面产生电荷感应， 从而影响反型层的形成，或者 是使器件耗尽，或者是阻碍反型层的形成。第四个影响阈值电压的因素是由栅氧化层厚度决定的单位面积栅电容的大 小。显而易见，单位面积栅电容越大，电荷数量变化对 Vgs的变化越敏感，器件的阈值电压则越小。实际的效应是，栅氧化层的厚度越薄，单位面积栅电容越大， 相应的阈值电压越低。对于一个成熟稳定的工艺和器件基本结构，对阈值电压的调
13、整主要通过改变 衬底掺杂浓度或衬底表面掺杂浓度进行，适当的调整栅氧化层的厚度也可对阈值 电压进行调整。MOS晶体管的电流-电压方程对于MOS晶体管的电流-电压特性的经典描述是萨氏方程。NMO晶体管的萨 方程如式（）式（）所示。其中，式（）是NMO晶体管在非饱和区的方程，式 （）是饱和区的方程，式（）是截止区的方程。1 DS因子，n为电子迁移率，介电常数ox SiO2 o，其中，o为真空介电常数，SiO2为二氧化硅相对介电常数，tox为栅氧化层的厚度， W为沟道宽度，L为沟道长 度，（W ）称为器件的宽长比，是器件设计的重要参数。对于PMO晶体管，也有类似的萨方程形式。萨方程是MOS晶体管设计的
14、最重要，也是最常用的方程。MOS器件的平方律转移特性将MOS器件的栅源连接，因为Vg=VDs,所以，器件一定工作在饱和区。这时，器件的电流-电压特性符合饱和区的萨方程，遵循平方律的函数关系。四种 MOS器件的平方律转移特性如图所示，这样的连接方式在许多设计中被采用。图MOS器件的平方律转移特性从转移特性上看，当在器件表面形成沟道以后，才有源漏电流存在，反之则 没有源漏电流。MOS晶体管的跨导g mMOS晶体管的跨导g m是衡量MOS器件的栅源电压对源漏电流控制能力的参 数，也是MOSS件的一个极为重要的参数。式（）和式（）分别给出了 NMO晶体管在非饱和区和饱和区的跨导公式。从公式可以看出,M
15、OS器牛的跨导和载流子的迁移率 n、器件的宽长比成正比，和栅氧化层的厚度成反比，同时，跨导还和器件所处的工作状态有关。对PMO器件，器件的跨导公式与 NMO完全一致，仅仅需将电子的迁移率 改为空穴的迁移率，NMO的阈值电压用PMOS勺阈值电压代替。MOS器件的直流导通电阻MOS器件的直流导通电阻Ron定义为源漏电压和源漏电流的比值。式（）和式（）给出了 NMO晶体管在非饱和区和饱和区的直流导通电阻公式。在线性区，即当Vds很小时，式（）可用式（）近似表示。该式表示当Vgs定时，沟道电阻近似为一个不变的电阻在临界饱和点，将Vds Vgs Vtn带入式（），则NMO晶体管的直流导通电阻可表示为:比
16、较式（）和式（），可以看到，临界饱和点的导通电阻是线性区的两倍。由式（） （）可知，直流导通电阻随 Vgs Vtn、 n、W L的增加而减小,随tox的增加而增加，在设计器件时必须注意这些因素对器件性能的影响。对PMO晶体管，有与NMO相似的表达式。MOS器件的交流电阻交流电阻是器件动态性能的一个重要参数，它等于:V DSrd Vgs CI DS显然，如果不考虑MO晶体管的沟道长度调制效应，MOS晶体管在饱和区的交流电阻应该是无穷大。实际上，由于沟道长度调制效应的作用，m的数值一般 在10k500k欧姆之间。在非饱和区，交流电阻的表达式是:()()VDS tox L 1rdI DS n ox
17、W (VGS VTN ) V DS当Vds很小时，即在线性区Rontox L 1 1n ox W VGS VTN g m这里，gm是 NMO晶体管在饱和区的跨导。式（）表明， NMO晶体管在线性 区的交流电阻等于NMO晶体管在饱和区的跨导的倒数，PMO也具有相同的结论。MOS器件的最高工作频率MOS器件的最高工作频率被定义为：当通过沟道电容的电流和漏源电流的数 值相等时的工作频率为 MOS#件的最高工作频率。这是因为当栅源间输入交流信号时，由源极增加流入的电子流，一部分对沟 道沟道电容Cgc充电，一部分经过沟道流向漏极，形成漏源电流的增量，因此， 当电流全部用于对沟道电容充放电时，晶体管也就失
18、去了放大能力。这时，CccVg gmVg最咼工作频率f g mf m2 Cgc沟道电容等于栅区面积乘单位面积栅电容，即Cgc WLCox WLtox最后得到fm (VGS Vt) ()2 L这是一个通用表达式， 是沟道载流子迁移率，Vt是MOS#件的阈值电压。 计算NMO晶体管或PMO晶体管的最高工作频率时，只要将相应的载流子迁移率 数值和阈值电压数值带入计算即可。从最高工作频率的表达式，我们得到一个重要的信息：最高工作频率与 MOS器件的沟道长度的平方成反比，减小沟道长度 L可有效地提高工作频率。MOS器件的衬底偏置效应在前面的讨论中，都没有考虑衬底电位对器件性能的影响， 都是假设衬底和 器
19、件的源极相连，即Vbo的情况，而实际工作中，经常出现衬底和源极不相连 的情况，此时，VBs不等于0。在器件的衬底与器件的源区形成反向偏置时，将对器件产生什么影响呢由基本的PN结理论可知，处于反偏的PN结的耗尽层将展宽。所以，当衬底 与源处于反偏时，也将使衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。 由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的 增加，必然导致沟道中可动电荷的减少， 从而导致导电水平下降。若要维持原有 的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底的反偏， 相当于使MOS晶体管的阈值电压的数值提高了。所谓的衬底偏置效应的结果是使 M
20、OS晶体管的阈值电压的数值提高，对 NMO,SVTn更正，对PMOS VTp更负，即阈 值电压的绝对值提高了。在工程设计中，衬底偏置效应对阈值电压的影响可用下面的近似公式计算： Vt vl Vbs ()为衬底偏置效应系数，它随衬底掺杂浓度而变化，典型值:NMO晶体管,PMO晶体管,对PMO晶体管， V取负值，对NMO晶体管， V取正值。CMOS结构所谓CMOSComplementary MO）是在集成电路设计中，同时采用两种 MOS 器件：NMOS口 PMOS并通常配对出现的一种电路结构。CMO电路及其技术已成 为当今集成电路，尤其是大规模、超大规模集成的主流技术。CMOS吉构的一个重要的优点
21、是电路的静态功耗非常小，使得它可以用于大 规模、超大规模集成，解决了系统集成中功耗容量的问题。图为CMOS吉构的剖面示意图，为在同一硅衬底上制作两种不同类型的 MOS器件，必须为其中的某一种器件构造所需的衬底，图所示结构是在N型硅衬底上， 专门制作一块P型区域（P阱）作为NMOS勺衬底的方法。同样的，也可在 P型 硅衬底上专门制作一块N型区域（N阱），作为PMOS勺衬底。为防止源/漏区与 衬底出现正偏置，通常P型衬底应接电路中最低的电位，N型衬底应接电路中最 正的电位。为保证电位接触的良好，在接触点采用重掺杂结构。CMOS逻辑部件CMO逻辑部件有许多种类，在这一节中将介绍常用的CMO逻辑部件的
22、结构 及功能。CMOS倒相器设计CMO倒相器是CMO门电路中最基本的逻辑部件，大多数的逻辑门电路均可 通过等效倒相器进行基本设计，最后通过适当的变换，完成最终的逻辑门电路中 具体晶体管尺寸的计算。所以，基本倒相器的 设计是逻辑部件设计的基础。CMO倒相器的具体电路如图所示，它是典 型的CMO结构，由一个NMO晶体管和一个PM 晶体管配对构成，两个器件的漏极相连，栅极 相连。NMO晶体管的衬底与它的源极相连并接地，PMOS晶体管的衬底与它的源极相连并接电源，图中， CL为倒相器的负载电容。在这里，倒相器的设计，在一定的工艺条件下，实际上是设计确定晶体管的 尺寸（W/L）,并由确定的沟道长度L,获
23、得沟道宽度的具体数值。可以应用上升时间tr与下降时间tf公式计算器件的宽长比（W/L）。所谓的上 升时间tr是 图CMOS倒相器指在输入阶跃波的条件下，输出信号从上升到所需的时间，下降时间tf则指的是在输入阶跃波的条件下，输出信号arcth 1从下降到所需的时间。tr Pp 0.10.11 p0.1 p0.9()1 p 21JParcth 10.1t f NN 0. 11 N O.1 N0.9()1 N 21N其中，ClClVtpVtnP KPVdd, NZd，P Vdd ,N Vdd c)当输出信号的幅度只能达到到时，则输出信号的周期就为上升与下降时间之 和，且信号成为锯齿波，这时所对应的信
24、号频率被认为是倒相器的最高工作频率。 因此，当确定了信号的最高工作频率要求后，就可以将其分解为上升时间与下降 时间，根据工艺提供的器件的阈值电压数值、 栅氧化层厚度等参数，就可以计算 倒相器的NMOS口 PMOS!体管的具体尺寸。通常在设计倒相器时，要求输出波形对称，也就是 tr tf，因为是在同一工 艺条件下加工，NMOS口 PMOS勺栅氧化层的厚度相同，如果 NMOS口 PMOS勺阈值 电压数值相等，贝U， Kp Kn。由导电因子的表达式可以得到如下结论：此时的W L pW L nn 2.5。由此可以得到一个在这种条件下的简便计算方法：只要计p算tf，并由此计算得到NMO管的宽长比W Ln
25、，将此值乘就是PMO管的WL卩2.2.2 CMO与非门和或非门的结构及其等效倒相器设计方法两输入与非门和两输入或非门电路结构如图所示，两个 PMO管并联与两个串联的NMO管相连构成了两输入与非门，两个 NMO管并联与两个串联的PMOS相连构成了两输入或非门。对于与非门，当INA（INB）为低电平时，M2（ M1导通，M3 （M4截止， 形成从Vdd到输出OUT的通路，阻断了 OUT到地的通路，这时相当于一个有限的 PMO管导通电阻（称为上拉电阻）和一个无穷大的 NMO管的截止电阻（尽管有 一个NMO管在导通态，但因为串联电阻值取决于大电阻，从 OUT看进去的NMOS 管电阻仍是无穷大）的串联分
26、压电路，输出为高电平（ Vdd）。如果INA和INB 均为低电平，则为两个导通的 PMO管并联，等效的上拉电阻更小，输出当然还 是高电平。只有INA和INB均为高电平，使得两个 NMOS?均导通，两个 PMOS 管均截止，形成了从OUT到地的通路，阻断了 OUT到电源的通路，呈现一个有限 的NMO导通电阻（称为下拉电阻，其值为单个NMO管导通电阻的两倍）和无穷 大的PMO管截止电阻的分压结果，输出为低电平。对于或非门，由类似的分析可知，当INA和INB同时为低电平时，分压的结 果使得输出为高电平，当INA和INB有一个为高电平或两个都为高电平时， MOS管电阻分压的结果是输出为低电平，只不过两
27、个 NMO全导通时（并联关系）的 等效下拉电阻是单管导通电阻的一半。图与非门和或非门电路所谓与非门的等效倒相器设计，实际上就是根据晶体管的串并关系，再根据 等效倒相器中相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方 法。具体方法是：将与非门中的 M3和M4的串联结构等效为倒相器中的 NMO晶 体管，将并联的M1、M2等效为倒相器中的PMOS1体管。在根据频率要求和有 关参数计算获得等效倒相器的 NMOS口 PMOS勺宽长比 W L N和W L P以后，考 虑到M3和M4是串联结构，为保持下降时间不变，M3和M4的等效电阻必须缩小 一半，亦即它们的宽长比必须比倒相器中的 NMOS勺宽长
28、比增加一倍，由此得到W/L M3,m4 2W/L N。那么，M1和M2是并联，是不是它们的宽长比就等于等 效倒相器中PMO管的宽长比的一半呢回答是否定的。因为考虑到两输入与非门 的输入端INA和INB，只要有一个为低电平，与非门输出就为高电平的实际情况， 为保证在这种情况下，仍能维持上升时间不变，就要求M1和M2的宽长比与倒相 器中PMOS?相同，即W/L mi,m2 W/L p。至此，根据得到的等效倒相器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸， 对多输入的与非门有同样的处理方法。同理，对两输入或非门，可以得到：W/L M1,M2 2W/L P，W L M3,M4 W L n。对于
29、多输入的与非门和或非门，在结构上仅是串联或并联的晶体管数量的变 化，但电路中各类型MOS晶体管的连接关系没有变化。值得注意的是，输入变量 的数目并不是随意的，这是因为串联结构的器件存在衬底偏置效应。 从图上可以 看到在与非门中的NMO管的衬底都是连接到地，而 M3的源端电位并不为0,这 样，M3就存在衬底偏置效应，它的阈值电压将提高，相应的导通过程变缓。输 入端越多，串联的NMO晶体管越多，最上边的NMO管衬底偏置越严重，对信号 的响应越滞后。在或非门中有类似的情况，只不过衬底偏置效应发生在串联的 PMO管上，越下边的PMO越严重。所以，通常输入端子数不超过四。如果需要 更多的输入端子，则电路结构必须改变。其他CMO逻辑门1.CMOS组合逻辑单元从上面的介绍可以看到，MOS1电路结构非常简单，便于构造和分析。将NMOS 管并联，相应的PMO管串联就构成“或”的逻辑关系，类似地将 NMO串联，相 应的PMOST并联就构成了“与”的逻辑关系。图给出的“与或非门”的电路结 构，说明了
