1、FPGA习题集及参考答案1.2.3.4.5.6.7.8.9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.习题集及参考答案填空题 一般把EDA技术的发展分为（ ）个阶段。功能仿真、综合、FPGA/CPLD有如下设计步骤：原理图/HDL文本输入、适配、 编程下载、硬件测试，正确的设计顺序是（ ）。在EDA工具中，能完成在目标系统器件上布局布线的软件称为（ 设计输入完成之后，应立即对文件进行（基于硬件描述语言的数字系统设计目前最常用的设计方法称为（ 将硬件描述语言转化为硬件电路的过程称为（ IP核在EDA技术和开发中具
2、有十分重要的地位，以IP SOC系统又称为（ ）系统。SOPC系统又称为将硬核和固核作为（ ）IP核，而软核作为（）HDL方式提供的）系统。 ）IP 核。）设计法。IP被称为（IP核在EDA技术和开发中具有十分重要的地位， 以HDL方式提供的IP被称为（转化成硬件电路时,HDL综合器就是逻辑综合的过程，把可综合的 VHDL/Verilog HDL包含了三个过程，分别是（ ）、（ ）、（）、EDA软件工具大致可以由五个模块构成， 分别是设计输入编辑器、和（按仿真电路描述级别的不同， HDL仿真器分为（仿真和门级仿真。系统仿真分为（ ）、（ ）和（）仿真、（）仿真、（）。（ ）仿真是对设计输入的规
3、范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。（ ）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。（ ）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。目前Xilinx公司生产的FPGA主要采用了（ 描述测试信号的变化和测试工程的模块叫做（ 现代电子系统设计领域中的 EDA采用（有限状态机可分为（ ）状态机和（Verilog HDL中的端口类型有三类： Verilog HDL常用两大数据类型： FPGA / CPLD设计流程为：原理图 编程下载
4、-硬件测试。（ ）是描述数据在寄存器之间流动和处理的过程。连续赋值常用于数据流行为建模，常以（ ）为关键词。Verilog HDL有两种过程赋值方式：（ ）和（ ）timescale 1ns/100ps 中 1ns 代表（ ），100ps 代表（未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，（ ）、（、（/HDL文本输入-（）配置存储器结构。）的设计方法。）状态机两类。）、输入/输出端口。）这种芯片被称为）。从互连结构上可将 PLD分为确定型和统计型两类。确定型结构的代表是（),统计型结构代表是（ ）。31.CPLD是由（ ）的结构演变而来的。32.FPGA的核心部分是（ ），由
5、内部逻辑块矩阵和周围 I/O接口模块组成。33.把基于电可擦除存储单元的 EEPROM或Flash技术的CPLD的在系统下载称为（ ），这个过程就是把编程数据写入 E2CMOS单元阵列的过程。34根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ）为单位将配置数据载人可编程器件：而并行配置一般以（ ）为单位向可编程器件载入配置数据。二、EDA名词解释1.ASIC , 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG,12.PBD,13.BBD的逻辑运算中，设A=8b11010001,B=8
6、b00011001,则表达式“ A&B的结果三、选择题A : in outB : INOUT C:BUFFERD:buffer2.用 Verilog HDL的assign语句建模的方法一般称为（)方法。A :连续赋值B :并行赋值 C:串行赋值D :函数赋值3.IP核在EDA技术和开发中具有十分重要的地位，IP是指( )。A :知识产权B :互联网协议 C:网络地址D :都不是4.在 verilog HDL的always块本身是（）语句A :顺序B :并行 C:顺序或并行D :串行1.在 Verilog HDL5.任Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口为（）
7、A: 8b00010001 B: 8b11011001 C: 8b11001000 D: 8b00110111大规模可编程器件主要有 FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中,正确的是（）。A : FPGA 是基于 :乘积项结构的可编程逻辑器件；B : FPGA是全称为复杂可编程逻辑器件；C:基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D :在Altera公司生产的器件中， MAX7000系列属FPGA结构。下列EDA软件中，哪一个不具有逻辑综合功能： （）。A: ISE B: ModelSim C: Quartus II D: Synplify下列标识符中，
8、（）是不合法的标识符。A: StateO B: 9moon C: Not_Ack_0 D: signal关于Verilog HDL中的数字，请找出以下数字中最大的一个： （）。A: 8b1111_1110 B: 3o276 C: 3d170 D: 2h3E大规模可编程器件主要有 FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中,6.7.&9.10.11 .12.13.14.15.16.17.18.19.20.21 .正确的是（）。A: CPLD 是基于 :查找表结构的可编程逻辑器件； B : CPLD即是现场可编程逻辑器件的英文简称； C :早期的CPLD是从GAL的结构扩展而来；
9、 D：在Xilinx公司生产的器件中，IP核在EDA技术和开发中具有十分重要的地位； 功能块，但不涉及实现该功能块的具体电路的A :瘦 IP B :固 IP C:胖 IP不完整的IF语句，其综合结果可实现（A :时序逻辑电路 B:组合逻辑电路CPLD的可编程是主要基于什么结构（XC9500系列属 CPLD结构； 提供用VHDLIP核为（）。D:都不是等硬件描述语言描述的)。C:双向电路D :三态控制电路A :查找表（LUT ） C : PAL可编程 B :IP核在EDA技术和开发中具有十分重要的地位，以A:硬设a =A : a设a=2A : aFPGA可编程逻辑基于的可编程结构基于（A : L
10、UT结构 B:乘积项结构CPLD可编程逻辑基于的可编程结构基于A : LUT结构 B :乘积项结构下列运算符优先级最高的是（A: !设 a = 1 bl, b = 3A : 711101100将设计的系统按照为（）。A :设计的输入ROM可编程HDL方式提供的I I PB :固 IP C :软IPD:都不是；4 b1010, b=4 10001 , c=4b1xz0则下列式子的值为 1 b B : a = c C :13 - a b),b=0,则下列式子中等于X的是（）。& b B : a | bC :!a D :的是（& a)。C:()。C: PLDPLDD :都不对D :都不对与或阵列可编
11、程 IP被称为：（）D : b101, c = 4 b1010 则 X= a , b, c的值的等于（B : 81 10101011 C: 8b 11010101 D :)8 b11011010EDA开发软件要求的某种形式表示出来，并送入计算机的过程，称B :设计的输出 C:仿真 D :综合一般把EDA技术的发展分为（）个阶段。A: 2 B: 3 C: 4 D: 5设计输入完成之后，应立即对文件进行（A :编译VHDL是在A : 1983B :编辑:)B :是在B :C :功能仿真年正式推出的。1985 C: 1987（）年正式推出的。1985 C: 1987D :时序仿真D : 1989Ve
12、rilog HDLA : 1983基于硬件描述语言的数字系统设计目前最常用的设计方法称为（A :自底向上 B :自顶向下 C :积木式 D :顶层 在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件为（A :仿真器 B :综合器 C :适配器 D :下载器 在EDA工具中，能完成在目标系统器件上布局布线的软件称为（A :仿真器逻辑器件（A :逻辑门D : 1989）设计法。B :综合器 C :适配器 ）属于非用户定制电路。B : PROM C : PLA D : GAL）电路。下载器可编程逻辑器件PLD属于（A :半用户定制不属于PLD基本结构部分的是（A :与门阵列任 Verilo
13、g HDLA :大小写相同B :全用户定制 C :自动生成）。B :输入缓存 C :与非门阵列的标识符使用字母的规则是（B :大小写不同 C :只允许大写D :非用户定制D:或门阵列操作符是Verilog HDL预定义的函数命名，操作符是由（A : 1 B : 2 C : 3 D : 1 3在Verilog HDL模块中，task语句类似高级语言中的（A :函数 B :常数 C :变量 D :子程序在Verilog HDL模块中，函数调用时返回一个用于（A:表达式 B:输出 C:输入 D:程序包Verilog HDL中的always语句中的语句是（ ）语句。A:串行 B:顺序 C:并行 D :
14、顺序或并行 嵌套的if语句，其综合结果可实现（A :条件相与的逻辑 B :条件相或的逻辑嵌套的使用if语句，其综合结果可实现（A :带优先级且条件相与的逻辑电路 B :C: 三态控制电路 D :下列哪个FPGA/CPLD设计流程是正确的（A :原理图B:原理图C :原理图D :原理图D:只允许小写）字符组成的。的值。C:条件相异或的逻辑 D:三态控制电路）。双向控制电路 条件相异或的逻辑电路）。/HDL文本输入-功能仿真-综合- 适配-编程下载-硬件测试 /HDL文本输入-适配-综合-功能仿真-编程下载-硬件测试 /HDL文本输入-功能仿真-综合-编程下载-适配-硬件测试 /HDL文本输入-适
15、配-功能仿真- 综合-编程下载-硬件测试简答题简述EDA技术的发展历程?什么是EDA技术？22.23.24.25.26.27.28.29.30.31 .32.33.34.35.36.37.38.39.四、1.2.3.在EDA技术中，什么是自顶向下的设计方法？4.自顶向下的设计方法有什么重要意义？5.简要说明目前现代数字系统的发展趋势是什么？6.简述现代数字系统设计流程。7.简述原理图设计法设计流程。& 简述原理图设计法设计方法的优缺点。9.什么是综合？综合的步骤是什么？10.什么是基于平台的设计？现有平台分为哪几个类型？11.目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？12
16、.什么是SOC技术含义是什么？什么是 SOPC?13.SOPC技术含义是什么？ SOPC技术和SOC技术的区别是什么？14.SOPC技术是指什么？ SOPC的技术优势是什么？15. 简要说明一下功能仿真和时序仿真的异同。 设计过程中如果只做功能仿真， 不做时序仿真，设计的正确性是否能得到保证？16. 综合完成的主要工作是什么？实现(Implement)完成的主要工作是什么？17.主要的HDL语言是哪两种？ Verilog HDL 语言的特点是什么？18.简述阻塞赋值与非阻塞赋值的不同。19.简述过程赋值和连续赋值的区别。20. 什么叫做IP核?IP在设计中的作用是什么 ？21.什么是IP软核，
17、它的特点是什么？22.根据有效形式将IP分为哪几类？根据功能方面的划分分为哪两类？23. 比较基于查找表的 FPGA和CPLD系统结构和性能上有何不同 ？24.什么是数据流级建模？什么是行为级建模？25.timescale指令的作用是什么。26. 采用HDL完成设计后，必须应用测试程序(testbench)对设计的正确性进行验证。测27.什么是FPGA , CPLD ?他们分别是基于什么结构的可编程逻辑结构？28.CPLD是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。29.FPGA是于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。30.PLD器件按照编程方式不同，可以分为哪几
18、类？31.解释编程与配置这两个概念。32.说明FPGA配置有哪些模式，主动配置和从动配置的主要区别是什么？33. 为什么在FPGA构成的数字系统中要配备一个 PROM或E2PROM ？五、程序补充完整1.下面程序是一个 3-8译码器的VerilogHDL描述，试补充完整。空(1) decoder_38(out,i n)output7 : 0 out;input2 : 0 in;reg7 : 0 out空(2) (in)begin空(3) (in)3 dO: out=8 b11111110;3 1： out=8 b11111101;3 d2： out=8 b11111011;3 d3: out=
19、8 b11110111;3 d4： out=8 b11101111;3 d5: out=8 b11011111;3 d6: out=8 b10111111;3 d7： out=8 b01111111;endcase空（4）空（5）2.下面程序4位计数器的Verilog HDL描述，试补充完整。空（1） count4（out ,reset,clk）output3 : 0 out;空（2） reset,clk;reg3 : 0 out;空（3） （posedge clk）空（4）if（reset） out=0;else out=out+1;end空（5）3. 下面程序描述一个时钟上升沿触发、同步复
20、位的 D触发器，试补充完整。空（1） dflop（d , reset, clk, q）;in put d , clk;in put reset;空（2） q;reg q;空（3） （posedge clk）if（reset）q = 0;elseq =空（4）;空（5）4. 用下面测试平台对 mux21u1二选一选择器进行测试，试补充完整。空（1） 1n s/100psModule 空（2）;reg A , B;reg SEL;wire C ;mux21u1 （ .a（A） , .b（B） , .sel （SEL） , .c（C）;空（3）beginA = 0; B = 0; SEL = 0;#
21、10 begin A=1;B=0;SEL=0; end#10 begi n A=0;B=0;SEL=1;e nd#10 $空（ 4）;end空（5）5.，试补充完整。clockl是周期为20的时钟，clock_pshift是clockl相移 空（1） Gen_clock1 （clock_pshift , clockl）;output clock_pshift , clock1;reg clock1;wire clock_pshift;空（2） T=20;parameter pshift=2;空（3）clock1 =0;always# （T/2） clock1=clock1;空（4） #PSHI
22、FT clock_pshift=clock1;空（5）6.下面程序描述了 8位移位寄存器，试补充完整。空（1） shifter（空（2） ,clr,dout）;in put din ,clk,clr;output空（3） dout;reg7 : 0 dout;always （posedge clk）beginif （空（4） ） dout= 8bO;elsebegindout = dout 1;dout0 = din;end空（5）en dmodule7. 下面程序描述了一个数据选择器 MUX，试补充完整。空（1） mux（data_in1 , data_in2, sel, data_out）
23、;in put data_ in1, data_ in2;in put 1 : 0 sel;output data_out;always （空 （ 2）begincase（空（-3）2，b00data._out=data_in1A data_i n2;2，b01data._out=data_in1| data_i n2;2，b10data._out=data_in1a data_i n22，b11data_oijt =data_in1;空（4）: data_out =2 bxxendcaseend空(5)& 下面程序描述了一个返回两个数中的最大值的函数。试补充完整。空(1) 3 : 0 max
24、;空(2) 3 : 0 a，b;beginif (空(3)max=a;elsemax=b;空(4)空(5)六、程序改错1.下面的中有5处错误，试找出错误并修改正确。第 1 行 module divide2( clk , clk_o, reset)第 2 行 in put clk , reset;第 3 行 output clk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if ( reset)第 8 行 out = 0;第9行else第 10 行 out = in;第 11
25、行 assig n in =out;第 12 行 assign clk_o = out;2.下面的中有5处错误，试找出错误并修改正确。第 1 行 module dff8(reset, d, q);第 2 行 in put clk;第 3 行 in put reset;第 4 行 input7 : 0 d;第 5 行 output q;第 6 行 reg7: 0 q;第 7 行 initial (posedge clk)第 8 行 if(reset)第9行q = 0;第10行else第 11 行 q =0;i=i-1)第 10 行 outi=ai&bi;第11行end第 12 行 always(code or a or b)第 13 行 begin第 14 行 case(code
