1、大规模数字逻辑电路设计基础试题库大规模数字逻辑电路设计基础试题库一、 选择题（每题3分，共15分）：1、 EDA的涵义是：A、电路板设计自动化 B、电子设计自动化C、电子设计计算机化 D、电路设计计算机化答：B2、硬件描述语言的两种主要标准是： A、VHDL和Verilog HDL B、VHDL和AHDL C、AHDL和Verilog HDL D、Verilog HDL和MHDL 答：A3、下述哪个系列器件不属于简单PLD： A、ROM B、PLA C、GAL D、CPLD 答：D4、下述哪些器件不属于复杂PLD： A、CPLD B、EPLD C、GAL D、FPGA答：C5、下述那一种设计方
2、法不属于硬件系统设计： A、原理图 B、HDL C、波形图 D、PCB 答：D6、下述哪个模块不属于FLEX10K器件： A、嵌入式阵列快 B、逻辑阵列快 C、可编程连线阵列 D、I/O单元答：C7、下述哪个模块不属于MAX7000A器件： A、逻辑阵列快 B、宏单元 C、快速通道互连 D、I/O控制块答：C8、在MAXpluseII中，设计项目的校验不包括下述那一种： A、功能仿真 B、时序仿真 C、定时仿真 D、PCB板仿真 答：D9、在下述不同后缀的文件中，哪种是原理图输入文件： A、a.gdf B、a.vhd C、a.wdf D、a.sch 答：A10、下述那一种不是MAXpluseI
3、I编译器输出的编程文件： A、a.pof B、a.sof C、a.jed D、a.rpt 答：D11、下述根据VHDL进行的I/O名称定义中，哪个是正确的： A、_data_input B、data_input_ C、data_input D、data_input答：D12、下述针对实体的定义中，哪一个是正确的： A、用于描述所设计系统的外部接口信号 B、用于描述所设计系统的内部接口信号 C、用于描述所设计系统的内部和外部接口信号 D、用于描述所设计系统的外部输入信号 答：A12、下述针对构造体的定义中，哪一个是正确的： A、用于描述系统内部的结构和行为 B、用于描述系统外部的结构和行为C、用
4、于描述系统内部和外部的结构和行为 D、用于描述系统内部的结构 答：A13、分析下述程序，选择正确的运行结果：PROCESS（A，B，C，D） BEGIN D=A； X=B+D； D=C； Y=B+D； A、X=B+A Y=B+C B、X=B+C Y=B+C C、X=B+C Y=B+D D、X=B+A Y=B+D答：B14、在VHDL中时间是一个物理量数据。完整的时间量数据应包含哪两部分： A、自然数和单位 B、整数和单位 C、整数和字符 D、字符和单位答：B15、在VHDL的运算符中，其优先级的排列顺序是：A、NOT最高，AND最低 B、NOT最低，AND最高C、NOT最高，AND次高 D、N
5、OT最低，AND次低 答：A16、VHDL中，在利用关系运算符对位矢量数据进行比较时，下述哪个说法正确：A、比较是从最左边的位开始，自左自右按位进行比较B、比较是从最右边的位开始，自右自左按位进行比较C、比较是从最低的位开始，自低到高按位进行比较D、比较是从最高的位开始，自高到低按位进行比较答：A17、PROCESS语句的启动是由下述哪一类控制的： A、敏感信号 B、内部变量 C、外部变量 D、常数 答：A18、在下述的语句中，哪2个是完成LOOP循环的语句： A、FOR B、IF C、WHILE D、CASE 答：A、C19、下述关于PROCESS语句特点的描述，哪个不正确： A、PROCE
6、SS不可以与其它进程并发运行B、进程结构中的所有语句都是按顺序执行的C、为启动进程，进程中必须包含一个显示的敏感信号量D、进程之间的通讯是通过信号量传递来实现的答：A20、在信号属性函数中，sEVENT表示：如果在当前一个相当小的时间间隔内，事件发生了，则函数将返回：A、时间值 B、信号值 C、变量值 D、布尔量答：D21、在信号属性函数中，sACTIVE如果在当前一个相当小的时间间隔内，信号发生了改变，则函数将返回：A、时间值 B、信号值 C、变量值 D、布尔量答：D22、在信号属性函数中，sLAST_EVENT表示：该属性函数运行后将返回下述哪一类值：A、时间值 B、信号值 C、变量值 D
7、、布尔量答：A23、在信号属性函数中，sLAST_ACTIVE表示：该属性函数运行后将返回下述哪一类值：A、时间值 B、信号值 C、变量值 D、布尔量答：A24、在VHDL语言中，描述时序电路程序的执行条件的时钟信号通常采用下述哪两种方式：A、敏感信号为时钟信号 B、用WAIT ON语句等待时钟C、用IF条件语句判断 D、用WAIT FOR语句等待时间到答：A，B25、下述宏模块哪个不包括在MAXpluseII时序电路宏模块中： A、触发器 B、译码器 C、计数器 D、分频器 答：B26、下述宏模块哪个不包括在MAXpluseII运算电路宏模块中： A、加法器 B、译码器 C、分频器 D、减法
8、器 答：C27、在QuartusII中，下述哪一个是MAXpluseII中没有的功能： A、综合 B、布局布线 C、仿真 D、功耗分析 答：D二、 填空题（每题24分，共10分）：1、JTAG是指联合_行动组 （测试）2、ASIC是指_应用集成电路 （特殊）3、PLD是指_逻辑器件 （可编程）4、EPLD是指_可编程逻辑器件 （可擦除）5、CPLD是指_可编程逻辑器件 （复杂）6、FPGA是指_可编程门阵列 （现场）7、FPGA可以分成_FPGA和粗粒度FPGA （细粒度）8、FLEX10K器件结构一般由_阵列块、_阵列块、_互连、_单元和FPGA_器件组成。 （嵌入式、逻辑、快速通道、I/O
9、、配置）9、FLEX10K器件中的FastTrack是遍布器件_的一系列水平和垂直的连续式布线通道。 （长、宽）10、MAX7000A器件结构一般由_阵列块、_单元、_乘积项、_连线阵列和_控制块组成。 （逻辑、宏、扩展、可编程、I/O）11、功能仿真是在不考虑器件_的理想情况下对设计项目的逻辑功能进行验证的方法. （延时）12、时序仿真是一种针对_顺序的仿真。 （时间）13、MAXpluseII软件的结构由设计_、项目_、项目_、器件_四部分组成。 （输入、编译、校验、编程）14、MAXplusII软件编译器的工作对象是_，在进行设计工作时，必须事先指定相关的工程名称。 （项目）15、对编译
10、器来说，每个设计项目必须有一个单独的_文件名，并以其文件名组成单独的文件夹。 （工程）16、在VHDL中，对文件名称的要求是文件名称必须与实体名称_。 （相符）17、器件的编程是将已设计、编译、调试完成的设计项目，通过硬件接口_到所选择的器件中。 （编程）18、一个完整的VHDL语言程序通常包括：_、_、_、_、_5部分（仅要求回答3个部分）。 （实体、构造体、配置、包集合、库）19、在VHDL语言中的数据主要包括以下3种：_、_、_。 （信号、变量、常数）20、在VHDL的运算操作符中，NOT的优先级_，AND的优先级_。 （最高、最低）21、在VHDL中，PRCESS语句是_执行的，BLO
11、CK语句是_执行的。 （顺序、并行）22、在VHDL中PROCESS的启动是由PROCESS的输入信号的变化来启动PROCESS语句，这种信号也称为_信号。 （敏感）23、VHDL中存在两种延时类型：_延时和_延时。 （惯性、传输）24、在VHDL语言的LOOP语句中，包含_循环变量语句和_条件循环语句。 （FOR、WHILE）25、在构造体中，多个PROCESS语句可以_运行，而在每个PROCESS中的语句都是_执行。 （并发、顺序）26、在信号属性函数中，sEVENT表示：如果在当前一个相当小的_间隔内，事件发生了，则函数将返回一个“TRUE”的布尔量；否则返回“FALSE”。 （时间）2
12、7、在信号属性函数中，sACTIVE表示：如果在当前一个相当小的_间隔内，信号发生了改变，则函数将返回一个“TRUE”的布尔量；否则返回“FALSE”。 （时间）28、在信号属性函数中，sLAST_EVENT表示：该属性函数将返回一个_值，即从信号前一个事件发生到现在所经过的_。 （时间、时间）29、在信号属性函数中，sLAST_VALUE表示：该属性函数将返回一个值，该值是_最后一次改变以前的值。 （信号）30、在信号属性函数中，sLAST_ACTIVE表示：该属性函数将返回一个时间值，即从信号前一次_现在所经过的时间。（改变）31、时序电路只是在_信号的边沿（上升沿或下降沿）到来时才发生状
13、态的改变。 （时钟）32、无论IF语句还是WAIT ON语句，在对时钟边沿说明时，必须注明是_触发还是_触发。（上升沿、下降沿）33、MAXpluseII的时序电路宏模块中包含_、_、_等（任写3种）。 （触发器、计数器、分频器）34、MAXpluseII的运算电路宏模块中包含_、_、_、_等（任写4种）。 （加法器、减法器、乘法器、除法器）35、在数字逻辑电路设计中常见的时钟信号为：_、_、_、_。 （全局时钟、门控时钟、多级逻辑时钟、行波时钟）36、在QuartusII的设计流程中，包括_、_、_等设计模块（任写3种）。 （设计输入、综合、布局布线、编程和配置）三、 简述题（每题510分，
14、共20分）：1、 简述EDA的涵义。在数字逻辑系统设计中，EDA的作用。答：指电子设计自动化。在数字逻辑电路设计中完成数字系统的逻辑综合、布局布线、设计仿真、器件编程等工作。2、 EDA的发展通常可以分为那三个阶段，各阶段的特点。答：CAD阶段：具有电路图编辑功能、逻辑模拟功能等初步综合功能；CAE阶段：各种单元软件已较齐全，并采用统一的数据管理技术，可以完成从设计输入到版图输出的全程设计；EDA阶段：高层综合、硬件描述语言、平面规划、可测性综合设计、并行设计工程。3、 简述硬件描述语言的涵义及特点：答：这是一种以软件描述硬件的功能，信号连接关系及定时关系的语言。它能比电原理图更有效、更方便地
15、表示硬件电路的特性。4、 何为并行设计工程？答：这是基于框架结构的集成化设计系统，在这种设计环境中，使用统一的数据管理系统、通讯管理系统。由多个设计组共享数据库和知识库，并行进行设计，且在各种平台之间可以顺畅地传递数据。5、简述ASIC的涵义：答：ASIC是指特殊应用集成电路，即专门为某一领域或特殊用户设计制造的LSI、VLSI电路。6、全定制数字ASIC的涵义：答：集成电路的特殊数字电路功能由用户提出，并由集成电路制造厂家的设计人员完成集成电路中晶体管版图设计、位置设计、互连线设计、特殊数字电路设计等全部设计过程。7、 半定制数字ASIC的涵义：答：由集成电路制造厂家根据需要，在集成电路芯片
16、上预先制作一些具有通用性的逻辑单元元件和逻辑元件组，可以供用户在其中设计数字逻辑电路的集成电路。8、 简单PLD包括哪些种类器件？答：存储器、可编程逻辑阵列、可编程阵列逻辑、通用阵列逻辑。9、 简述PLD的涵义：答：PLD是指可编程逻辑器件，是集成电路生产厂家作为一种通用性器件生产的半定制逻辑电路，用户可以通过对器件进行编程实现所需要的逻辑功能。10、 简述粗粒度FPGA和细粒度FPGA各自的特点。 答：细粒度FPGA的逻辑功能块较小，资源可以充分利用，但连线和开关多，速度慢；粗粒度FPGA的逻辑功能块规模大，功能强，但资源不能充分利用。11、简述大规模数字逻辑电路设计中的自上而下设计方法流程
17、： 答：是从系统设计的总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计，输出设计网表，供烧写器件用。12、简述大规模数字逻辑电路设计中的自下而上设计方法流程： 答: 根据系统对硬件的要求,详细编制技术要求,并画出所需设计系统的设计流程图；具体电路的设计，此时各功能模块电路单独进行设计、单独进行调试；将各模块连接起来进行系统调试。13、说明器件EP1M 120 F 484 C 8 所表示器件的涵义： 答：Mercury系列器件，器件类型：120，封装类型：FBGA，管脚数：484，工作温度：C级，速度等级：8。14、说明器件EPF 10 K 100 EBC 356-1 X
18、所表示器件的涵义：答：FLEX系列器件，器件类型：10K100E，封装类型：BGA，工作温度：C级，管脚数：356，速度等级：1。15、简述功能仿真的作用及目的： 答：是在不考虑器件延时的理想情况下对设计项目的逻辑功能进行验证的方法。通过功能仿真可以验证已设计项目的逻辑功能是否正确，是否达到设计要求。16、简述时序仿真的作用及目的： 答：这是一种针对时间顺序的仿真，即是在考虑了具体器件的各种延时的情况下对设计项目进行的仿真验证方法。时序仿真不仅测试设计项目的逻辑功能，还测试目标器件在最不利的情况下设计项目的时间顺序关系。17、简述定时分析的作用及目的： 答：用于分析器件端口及内部节点之间的传输
19、路径延时、时序逻辑的性能（如最高工作频率、最小时钟周期等）以及器件内部各种寄存器的建立保持时间。16、简述指定设计项目工程文件名称的目的及作用： 答：MAXplusII开发软件中编译器的工作对象是项目，所以在进行设计工作时，必须事先指定该设计项目的工程名称，对于每个设计项目必须有一个单独的工程文件名，并以其文件名组成单独的文件夹。以后所有与该项目有关的在设计中所产生的各种中间文件、设计结果文件、测试文件、编程（下载）文件等大量文件都将存放在该目录下。17、解释下述符号：Prim；Mf；Mega_lpm;edif的涵义及功能：答：Prim：Altera基本逻辑函数（Primitives）；Mf：
20、74系列逻辑等效宏函数库（Old-Style Macrofunctions）；Mega_lpm：参数化函数（Megafunctions）、宏功能高级模块（如busmux、csfifo、cadram、parallel_add等）和IP功能模块（如UARTs、FFT、FIR、PCI等）；edif：edif接口库。（或：电子设计交换格式下符号库）18、简述编译器在进行项目编译时的所进行的工作： 答：编译器将进行错误检查、网表提取、逻辑综合、器件适配，并产生仿真文件、定时分析文件和编程配置文件。19、说明VHDL中信号、变量、常数的涵义：答：信号：指所定义的数据是一个全局变量，在ARCHITECTUR
21、E，PACKAGE，ENTITY语句中进行说明。变量：指所定义的数据是一个局部变量，在PROCESS，FUNCTION，PROCEDURE语句中进行说明。常数：指所定义的数据是一个全局常量，在任何情况下都可以加以说明。通常对应地表示数字电路中的电源或数字地，有时也表示一个常数，如计数器中的预置初始值等。20、说明VHDL中信号、变量、常数说明格式：答：常数说明格式为：CONSTANT 常数名：数据类型：表达式；变量说明语句的格式为： VARIABLE 变量名：数据类型 约束条件：表达式；信号说明格式：SIGNAL 信号名：数据类型 约束条件顺序处理语句；END CASE；其中：条件表达式有四种
22、形式: WENH 值=顺序处理语句； WHEN值 | 值 | 值 | 值 | 值=顺序处理语句；（多个值的“或”关系）WHEN 值 TO 值=顺序处理语句；（指定一个取值范围） WHEN OTHERS =顺序处理语句；（表示其他所有的缺省值）当CASE和IS之间表达式的值满足条件表达式的值时，程序将执行其后由“=”所指的顺序处理语句。条件表达式的值可以是一个值；或者是多个值的“或”关系；或者是一个取值范围；或者表示其他所有的缺省值。28、写出FOR循环语句的编程格式，并简述其工作流程： 答：FOR循环语句格式：标号：FOR 循环变量 IN 离散范围 LOOP 顺序处理语句； END LOOP
23、标号； FOR循环语句中的循环变量值在每次循环中都自动变化，而离散范围则表示循环变量在循环过程中依次取值的范围。循环语句中的循环变量不需要在信号说明或变量说明中说明，而且是一个“整数”变量，信号和变量都不能代入到此循环变量中。29、写出WHILE条件循环语句的编程格式，并简述其工作流程： 答：WHILE条件循环语句格式： 格式：标号：WHILE 条件 LOOP 顺序处理语句； END LOOP 标号；在LOOP语句中，WHILE循环是以条件满足与否来确定循环是否继续。如果条件为“TRUE”，则进行循环；若条件为“FALSE”，则结束循环。30、简述PROCESS进程语句的特点：答：（1）可以与
24、其它进程并发运行，并可以存取构造体或实体中所定义的信号；（2）进程结构中的所有语句都是按顺序执行的；（3）为启动进程，进程中必须包含一个显示的敏感信号量或者包含一个WAIT语句；（4）进程之间的通讯是通过信号量传递来实现的。四、 分析题（每题15分，共30分）：1、 对下述两个图的输入和输出结构进行分析，并说明哪一种是输入全译码电路：2、 分析下述FLEX10K器件结构图，简要说明图中各功能块的作用：3、分析下述MAX7000A器件结构图，简要说明图中各功能块的作用：3、 分析下述对话框，说明该对话框的作用及其四个选项的作用：答：对话框的作用是建立一个与设计工程文件名相同的新文件。包括图形编辑
25、文件（Graphic Editor File，后缀.gdf或.sch）、符号编辑文件（Symbol Editor File）、文本编辑文件（Text Editor File）、波形编辑文件（Waveform Editor File）。4、 分析下述编译器对话窗口，说明对话窗口中7个功能模块的作用：答：网表提取、建立数据库、逻辑综合、分割、适配、时序分析、汇编。5、分析并说明下述Delay Matrix窗口的作用：答：作用是分析多个源节点与目标节点之间的传输延迟路径。并计算每对连接源节点（输入端口）和目标节点（输出端口）之间的最大和最小传播延时。6、分析并说明下述Setup/Hold Time Analysis窗口的作用：答：作用是计算从输入端口到触发器、锁存器和异步RAM的信号输入所需的最少的建立时间和保持时间。7、分析并说明下述Registered Performance窗口的作用并说明图中各项的涵义： 答：作用是分析时序电路的性能，包括限制性能的延时、最小时钟周期和最高的电路工作频率。 “Clock”项显示被分析的时钟信号名称；“Source”项显示制约时间性能的源节点名称；“Destination”显示制约时间性能的目标节点名称；“Clock
