第8章触发器与时序逻辑电路.docx
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第8章触发器与时序逻辑电路
第8章触发器与时序逻辑电路
新课引入
组合逻辑电路的输出状态只取决于当时的输入状态,而时序逻辑电路有两个互补输出端,其输出状态不仅取决于当时的输入状态,还与电路的原来状态有关,这说明事序逻辑电路具有记忆功能。
在数字系统中,既有能够进行逻辑运算和算术运算的组合逻辑电路,也需要具有记忆功能的时序逻辑电路。
组合电路的基本单元是门电路,时序电路的基本单元是触发器。
图8-1
8.1.1集成双稳态触发器
1.双稳态触发器的基本特点
如图8-1所示为由两个与非门电路,加上交叉反馈线耦合而成的具有双稳态记忆的器件,它有两个互补输端Q和
,当Q=1,
时,叫做1稳态;当Q=0,
时,叫做0稳态。
当触发器输入信号不变时,其输出处于稳定状态;只要输入信号变化,则触发器才可能发生改变,形成新的稳定状态。
2.触发器的种类
触发器按类型,可分为三大类:
(1)根据有无时钟脉冲触发可分为两类:
基本无时钟触发器与时钟
控制触发器。
(2)根据电路结构不同可分为四种:
同步RS触发器、主从触发器、维持阻塞触发器和边沿触发器。
(3)根据逻辑功能不同可分为五种:
RS触发器、JK触发器、D触发器、T触发器、
触发器。
在分析触发器的功能时,一般采用功能表、特性方程和状态图来描述其功能。
研究触发方式时,主要是分析输入信号的加入与触发脉冲之间的时间关系。
8.1.2常用触发器
1.基本RS触发器
(1)基本RS触发器的结构与工作原理
基本RS触发器又称RS锁存器,它是构成各种触发器最简单的基本单元。
基本RS触发器可以用两个与非门交叉联接而成。
如图8-1(a)基本RS触发器逻辑电路图,图8-1(b)是其逻辑符号。
根据与非门的逻辑关系,触发器的逻辑表达式为:
(8-1)
基本触发器有两个互补的输出端Q与
,两者的逻辑状态在正常条
件下保持反相。
一般用Q端的状态表示触发器状态。
、
为触发器的
两个输入端,根据输入信号
、
状态不同,输入信号有4种不同的组合。
①当
、
时,Q=l,
=0,称触发器为置位状态,为“1”态。
②当
、
时,G1门与G2门的状态与1)相反,Q=0,
=1,称复位状态或“0”态。
③当
、
时,两个与非门原工作状态不受影响,触发器输出保持不变,相当于把
D端某一时刻的电平信号存储起来了,这就是它具有的记忆功能。
④当
、
时,两个与非门输出都为“1”,达不到Q与
状态反相的逻辑要求,并且当两个输入信号负脉冲同时撤去(回到1)后,触发器状态将不能确定是1还是0,因此,使用时应禁止该情况的发生。
图8-2RS触发器状态转换图
根据以上分析,基本触发器功能如表8-1所示。
(1)状态转换图
图8-2给出的是基本RS触发器的状态转换图。
它的图形的方式形象化地表示了触发器状态转的规律。
图中的两个源泉分别代表触发器的两个状态,箭头表示装太转换的方向,箭头旁边所标注的转换条件。
基本RS触发器有0、1两个稳定状态,有两个稳定状态的触发器称双稳态触发器。
当
端加负脉冲(
=0)时触发器置位,
称置位端;当
端加负脉冲(
)时,触发器复位,
称复位端。
、
都是低电平有效,字母上有短横线,逻辑符号中输入引线上靠方框处都有一个小圆圈。
常用的RS触发器可由集成电路74LS00组成,如图8-3。
2.可控RS触发器
图8-4
可控触发器又称同步RS触发器。
基本的触发器属于异步或无时钟触发器,它的特点是:
只要输入信号发生变化,触发器的状态就会立即发生变化。
在实际使用中,常常要求系统中的各触发器按一定的时间节拍同触发器翻转,即受时钟脉冲CP的控制。
(1)电路结构与工作原
图8-4a)、b)分别为可控RS触发器的逻辑图和逻辑符号。
它是在基本RS触发器钱加入了一个由控制门G3、G4构成的导引电路。
其中CP是时钟脉冲。
控制端R、S为信号输入端。
、
是直接复位端和直接置位端,它们不受时钟脉冲及G3、G4门的控制,一般在工作之初,首先使触发器处于某一给定状态,在工作过程中
、
处于“1”态。
表8-1同步RS触发器的功能表
由图8-4(a)可知,当CP=0,G3、G4门被封锁,输入信号R、S不起作用,G3、G4门输出均为1。
又因
、
,输出不变,即Qn+l=Qn,其中Qn表示时钟正脉冲到来之前的状态称为现态,Qn+1表示时钟脉冲到来之后的状态,称为次态。
图8-5
图8-374LS00引线及其基本RS触发器
CP=l,G3、G4门打开,输入信号R、S起作用,经与非门G3、G4将RS端的信号传送到基本RS触发器的输入端,触发器触发翻转。
由于当R=S=1时,触发器为不定状态,因此在实际使用中应当避免出现这种情况。
用类似于基本触发器的分析,可得其功能如表8-1。
根据功能表,可空RS触发器的逻辑功能可用如下特征方程表示:
(2)状态转换图和工作波形
可控RS触发器工作波形图如图8-5。
图8-6RS触发器的状态准换图
由图8-5可知,在CP=1时的间隔内,G3、G4、G5处于开启状态,R、S的状态变化会引起触发器状态变化,这种触发器的触发翻转只是被控制在一个时间间隔内,而不是控制在某一时刻进行的现象称为空翻。
空翻会造成节拍的混乱和系统工作的不稳定,这是同步触发器的一个缺陷。
这种工作方式的触发器在应用中受到一定的限制。
下面介绍触发翻转能控制在某一时刻(时钟脉冲的上升沿或下降沿)进行的触发器。
图8-6给出的是基本RS触发器的状态转换图。
3.JK触发器
JK触发器结构有多种。
图8-7为主从型JK触发器的逻辑图和逻辑符号。
JK
Qn+1
00
Qn
01
0
10
1
11
a)
由图可知,它是由两个可控RS触发器改接组成,分别称为主触发器和从触发器。
根据RS触发器的特性方程,可得主从JK触发器的特性方程为:
(8-2)
JK触发器的工作分两步完成:
(1)当CP=1时,主触发器接收输入信号,J、K变化一次,从触发器状态不变。
(2)当CP下跳时,将主触发器的状态送给从触发器输出。
当J=1,K=1的情况,下每一脉冲时钟到来时,触发器的状态发生翻转,与原状态相反,此时JK触发器具有计数功能。
参看书中的JK触发器工作状态和JK触发器的波形图。
由波形图可见,主从型JK触发器是在CP从l跳变为0时翻转的,称时钟脉冲下降沿触发。
这种在时钟脉冲边沿触发的触发器称边沿触发器,而由时钟脉冲的高电平或低电平触发的触发器(如RS触发器)称电平触发器。
在逻辑符号中输入端处有“>”标记时表示边沿触发,下降沿触发再加小圆圈表示。
边沿触发器能够避免电平触发器在计数时可能会发生“空翻”现象。
图8-8(a)、(b)是JK单触发器管脚引线图和逻辑符号。
图8-8T078单JK触发器
b)
8.1.3触发器应用举例
1.触发器逻辑功能的转换
(1)T触发器
如果将JK触发器的J=K=T,
则可得到T触发器。
如图8-9所示为其逻辑符、工作波形。
由状态表得T触
发器的特征方程:
(8-3)
由工作波形图可知,T触发器的功能是T=1时,为计数状态;T=0时,为得数状态。
状态值见表8-2。
T=1时,就形成了具有计数功能的
触发器。
(2)D触发器
表8-2T触发器逻辑功能表
TQn
Qn+1
00
0
01
1
10
1
11
0
如图8-10a)、b)所示为D触发器的逻辑图和逻辑符号。
D触发器是通过在JK触发器的输入端增加一些门电路来实现将控制信号直接加到J端,并同时通过非门加到K端,时钟脉冲CP经非门加到主从JK触发器的CP端,就构成了由上升沿触发的D触发器。
它是一种应用很广的触发器。
D触发器的逻辑功能是:
(1)CP=0时,触发器的状态不变。
(2)当CP由0变1时,触发器翻转。
(3)触发翻转后,在CP=1时输入信号被封锁。
在时钟脉冲到来之前即CP=0时,触发器状态维持不变;当时钟脉冲到来后,即CP=1时,输出等于时钟脉冲到来之前的输入信号。
即
Qn+1=D(8-4)
因此,D触发器又称数据锁存器。
D触发器逻辑符号及工作波形图见图8-10c),c)为其状态转换图。
c)
集成D触发器一般都是在CP上升沿触发,也有下降沿触发器,如图8-10所示。
图8-11a、b是D单触发器T076的图形符号与引脚图。
图8-11T076引脚图和图形符
(3)
触发器
当T触发器的T=1时,每来一个CP脉冲,触发器的状态翻装一次。
实现计数功能,这就构成了
触发器。
又称为翻转触发器。
其特征方程为:
Qn+1=
(8-5)
触发器也可由D触发器转换得到。
综上所述,触发器类型是可以转换的。
如前面已经介绍过的转换过程为:
RS触发器
JK触发器
触发器。
触发器小结
1.基本RS触发器及其性质是触发器电路的基础。
同步触发器是最简单的时钟触发器,因为具有空翻的缺点,所以适用性不强,但它是时钟触发器的组成部分。
实用的集成时钟触发器有主从型、边沿触发型和主从边沿触发型(含维持阻塞结构)。
它们的电路结构各不相同,各具有特点,但各种结构的电路都可以作成RS、D、JK、T、
五种功能的触发器,而且这些功能可以相互转换。
2.在使用触发器时,必须注意电路的功能及其触发方式,这是分析时序逻辑电路的两个重要依据。
3.电平触发的同步触发器有空翻现象,只能用在时钟脉冲高或低有效电平作用期间、输入信号不变的场合。
4.边沿触发方式分上升沿、下降沿触发。
边沿触发器无空翻,抗干扰能力强,但使用这种触发器时,对时钟脉冲的边沿要求严格,不允许其边沿时间过长,否则电路也将无法正常工作。
主从触发器也无空翻现象,但因采取双拍工作方式(TTL主从触发器CP=l时主触发器动作;CP=0时从触发器动作。
),主触发器可能误动作,所以抗干扰能力较弱。
使用时,时钟脉冲宽度要窄(即脉宽持续时间要短),并要求输入信号不得在主触发器存贮信号阶段变化。
5.触发器是构成寄存器、计数器、脉冲信号发生器。
存储器等时序逻辑电路的基本单元电路,在有时序要求的控制系统中有大量的应用。
2.防越位电子保护器电路
在机加工过程中,有许多靠电动机驱动的设备装置,从安全的角度出发,常有防越位的要求,比如机床工作时,不允许操作人员的手等部位进入某些空间区域,不然会发生危险。
图8-12所示就是防越位电子保护器的电路原理图,它由光敏传感器、双稳态触发器、晶体管开关、继电器等部件组成,主要是利用触发器的特点工作的。
下面简要说明该电路的工作过程。
图8-12
机床正常工作时,如果有遮光物体越位,就会遮住传感器光电二极管VDl的光线,使晶体管VTl截止,信号SD为高电平,由两个或非门构成的基本RS触发器被置1,使晶体管VT2饱和导通,中间继电器KA的线圈得电而断开串接在电机控制回路的动断触点,从而使电机停转。
当遮光物体移去后,VTl饱和导通,SD为低电平,但由于基本RS触发器反馈线的信号藕合作用,触发器依然被置l,VT2依然导通,所以电机仍然是停转的。
如果要使机床重新工作,可以按一下重新起动按钮SB,这样Q端被置0,VT2截止,使中间继电器KA的线圈失电而恢复电机工作。
电路图中VD2作为继电器线圈的续流二极管。
图8-13
3.抢答判决器电路
图8-13所示为抢答判决器的电路原理图,这类判决器可用于电视台等场合举办问答式竞赛时的抢答与判决。
电路由四D集成触发器TTL74LSl75及辅助电路组成,可供4位(4组)人员比赛用。
图中S1~S4是4位(4组)参赛者使用的抢答按钮,判决由声、光(喇叭、指示灯)明示。
电路工作过程分析:
比赛开始前,系统先复位。
按下复位按钮S0,清零端
,使触发器输出Q1~Q4均为0,所有发光二极管LED都不亮。
同时,由于与非门Gl四个输入都为1,它的输出0信号,一则使晶体管VT截止,喇叭不响;二是使与非门G2输出为1,与非门G3被打开,时钟脉冲CP可以进入触发器C端,为系统接收输入抢答信号做好准备。
比赛开始后,任何一个抢答按钮被按下,系统都会作出声光判决。
比如S3首先被按下,则相应触发器的输出Q3=1,相应的发光二极管亮。
同时Gl输出变为1,一路使VT饱和导通,喇叭鸣响;同时使G2输出为0,封锁G3门。
时钟脉冲便不能进入触发器。
由于没有时钟脉冲C,因此再接着按其他按钮都不起作用,触发器维持原有状态。
一轮抢答判决完毕,可重新复位。
8.2时序逻辑电路
新课引入
在数字系统中,逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
时序逻辑电路简称时序电路。
图8-14
时序电路的特点是:
任意时刻的输出不仅取决于当时的输入信号,还取决于电路原来的状态。
由于组成时序电路的基本单元是触发器,因此时序电路具有记忆功能。
时序电路中的主要逻辑部件:
锁存器、寄存器与移位寄存器、同步与异步计算器、顺序脉冲发生器等。
图8-14为一般时序逻辑电路的框图,它的逻辑函数式可表示为
(8-6)
(8-7)
(8-7)
下面从了解时序电路的基本概念入手,讨论其分析与设计方法。
8.2.1时序逻辑电路的特征
1.时序逻辑电路的结构与特点
由于时序逻辑电路的基本单元是触发器。
因此时序逻辑电路任一时刻的输出状态不仅与当前的输入信号有关,还与电路原来的状态有关。
故其电路结构具有以下特点:
(1)时序电路由组合逻辑电路和存储电路组成。
(2)存储电路输出的状态必须反馈到输入端,与输入信号一起共同控制组合电路的输出。
2.时序逻辑电路的分类
根据电路中触发器的状态变化特点,时序逻辑电路可分为同步时序逻辑电路和异步时序电路两大类。
3.时序电路功能的描述方法
(1)逻辑方程式
逻辑方程式是根据时序电路的结构图,写出了输出方程、驱动方程和状态方程。
(2)状态表
状态表是反映时序电路的输出次态Qn+1与输入、现态Qn间对应取值关系的表格。
(3)时序图
时序表就是时序电路的工作波形。
(4)状态图
能反映时序电路状态持续规律及相应输入、输出取值关系的图形称为状态图。
4.时序逻辑电路的分析方法
分析的一般步骤
(1)根据给定的时序电路图写出下列各逻辑方程;
①各触发器的时钟信号CP的逻辑方程;
②时序电路的输出方程;
③各触发器的驱动方程。
(2)将驱动方程代入相应的触发器的特征方程,求得各触发器的次态方程,即逻辑电路的状态方程。
(3)根据状态方程和输出方程,列出该时序电路的状态表,画出状态图或时序图。
(4)用文字描述给定时序逻辑电路的逻辑功能。
以上步骤在实际应用中,可根据具体情况加以取舍。
8.2.2寄存器与锁存器
在数字系统中,经常要求一次传送或储存多位二进制代码信息。
为实现这一目的,可将几个触发器并行使用,组成“寄存器”或“锁存器”的逻辑电路。
各个触发器(数据端)要传送或储存的数据是独立的,但共用一个控制信号。
集成数据寄存器、锁存器品种很多,下面主要介绍4位数码寄存器、4位左移位寄存器、8位寄存器74LS374和8位锁存器74LS373。
寄存器和锁存器都具有保存数据的功能,可以作为数据缓存器使用。
但是寄存器是用同步时钟信号控制的,而锁存器则是用电位信号控制。
除控制方式不同外,还与控制信号和数据之间的时间有关。
如果数据提前于控制信号,并要求同步操作,可用寄存器来存放数据。
若数据有效滞后于控制信号有效,则只能使用锁存器。
1.寄存器
寄存器是一种重要的数字电路元件,常用来暂时存放数据、指令等。
寄存器由若干触发器组成,一个触发器只能存放一位二进制数,n位二进制代码要用n个触发器构成的n位寄存器储存。
(1)数码寄存器
图8-15
图8-15是由D触发器组成的4位数码寄存器。
由图可知,它采用了并行输入并行输出的方法。
其工作过程如下:
图8-16
①清除数码从
一端输入负脉冲即
,则4个触发器全部清零,即Q3Q2Q1Q0=0000。
在清零后接高电平,即
。
②寄存数码当在CP上升沿时寄存器接受数码。
假如要寄存一个A3A2A1A0=1101。
将数码1101加到对应数码输入端,即D3D2D1D0=A3A2A1A0=1101。
CP上升沿时,各触发器Qn+l=D,则Q3Q2Q1Q0=D3D2D1D0=A3A2A1A0=1101。
③保存数码当CP处于低电平,即CP=0时,各触发器处于保持状态,Q3Q2Q1Q0数值不变。
当无输出信号时,即Qut=0,Q3Q2Q1Q0被封锁,
=0000。
④输出数码Q
当Qut=1时,输出的4个与门打开,Q3Q2Q1Q0输出,
=Q3Q2
Q1Q0=A3A2A1A0。
(2)移位寄存器
移位寄存器不仅具有存放数码的功能,而且还有移位的功能。
所谓移位就是每当一个时钟脉冲到来时,触发器的状态向左或向右移一位。
图8-16是由JK触发器组成的4位左移位寄存器。
F0接成D触发器,数码由D端输入。
1清零使
,各触发器为零,Q3Q2Q1Q0=0000。
②移位操作使RD=1,从D端串行输入4位二进制数,A3A2A1A0(110l)。
在CP脉冲作用下,寄存器中数码的移动情况状态表。
③输出若从4个触发器的Q3Q2Q1Q0端输出则为并行输出。
如果再输入4个脉冲,4个数字依次从Q3端出,则可串行输出。
左移位寄存器况状态表
移位脉冲个数
移位寄存器状态
工作过程
Q3
Q2
Q1
Q0
0
1
2
3
4
0
0
0
0
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
1
清零
左移1位
左移2位
左移3位
左移1位
图8-17
图8-17为常用8位寄存器74LS374的逻辑图和功能表。
实际应用中较多采用中规模通用移位寄存器,如74L52998位通用移位寄存器。
2.数据锁存器
图8-18
图8-18所示为常用的8位锁存器74LS373的逻辑图和功能表。
由图8-17和图8-18可知,常用的寄存器与锁存器的输出都由三态门控制,只有在输出控制信号为0(低电平)时,输出各端才有相应的0或1数码输出;当输出控制信号为1(高电平)时,输出各端呈现高阻状态。
8.2.3计数器电路的分析与应用
在数字电路和计算机中,计数器是最基本的部件之一,它能累计输入脉冲的个数。
当输入脉冲的频率一定时,又可作为定时器使用。
计数器可以进行加法计数,也可以进行减法计数。
以进位制来分,有二进制计数器、十进制计数器等。
计数器的功能和分类
计数器的功能
记忆输入脉冲的个数;用于定时、分频、产生节拍脉冲及进行数字运算等等。
计数器的分类
同步计数器和异步计数器。
加法计数器、减法计数器和可逆计数器
有时也用计数器的计数容量(或称模数M)来区分各种不同的计数器,如二进制计数器、十进制计数器、二-十进制计数器等等。
下面以同步计数器、异步计数器以及中规模集成计数器为例,分析计数器电路的工作原理,了解应用问题。
1.二进制计数器
由于双稳态触发器具有0和1两种状态,而二进制也只有0和1两个数码,所以一个触发器可以代表一位二进制数。
n个触发器,可以表示n位二进制数。
表8-3二进制加法计数器状态表
由触发器组成的二进制加法计数器,将计数脉冲由CP端输入,则触发器的输出Q端在每个CP脉冲的作用下的变化规律必须满足“逢二进一”的规则。
以4位二进制加法计数器为例,4个双稳态触发器输出Q3Q2Q1Q0与计数脉冲个数的关系见表8-3。
(1)同步二进制加法计数器
计数脉冲数
二进制数
十进制数
Q3
Q2
Q1
Q0
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16(进位)
0
0
0
0
0
同步计数器是指:
所有触发器的时钟端都共用一个时钟脉冲源,每一个触发器的状态都与该时钟脉冲同步的计数器。
计数器的输出端在计数脉冲到来之后,同时完成状态的变换。
显然,同步计数器的工作速度高于异步计数器。
同步计数器电路分析的一般步骤如下:
①对所给的逻辑电路,写出各触发器的激励方程和电路的输出方程。
②由激励方程和触发器特征方程,写出各触发器的状态方程。
图8-19
③根据状态方程,作出状态转移表和状态图。
④分析说明电路的逻辑功能。
由表8-3可得4位同步二进制加法计数器的各触发器J、K端满足以下逻辑关系:
第1位触发器F0,每来一个计数脉冲翻转一次,J0=K0=1;
第2位触发器F1,在Q0=1时,再来一个计数脉冲翻转一次,J1=K1=Q0;
第3位触发器F2,在Q1=Q0=1时,再来一个计数脉冲翻转一次,J2=K2=Q1Q0;
第4位触发器F3,F3在Q2=Q1=Q0=1时,再来一个计数脉冲翻转一次,J3=K3=Q2Q1Q0。
由此可得由4位JK触发器构成的4位同步二进制计数器如图8-19所示。
b)状态图
(2)异步二进制加法计数器
异步计数器是指:
各触发器的触发信号不是来自同一个时钟脉冲源,或者说各触发器不是同时触发的计数器。
异步计数器电路的分析方法。
异步计数器是把时钟信号当作触发器的输入信号来处理。
因为,只有触发器具备时钟触发信号,其次态才满足特征方程,而没有时钟触发信号的触发器将保持原来状态不变。
为此要注意三个问题:
第一先确定各触发器的时钟信号表达式。
第二把时钟信号引入触发器的特征方程。
图8-21
第三必须从第一级触发器开始,逐级列写电路方程。
类似之处是,最终都是通过状态转移表和状态图来分析说明电路的逻辑功能。
异步计数器电路分析的一般步骤如下:
①对所给的逻辑电路,从第一级触发器开始,逐级列写时钟表达式、输入激励方程和触发器状态方程。
②根据各级触发器的状态方程,作出状态转移表。
③由状态转移表作出状态图。
④分析说明电路的逻辑功能。
由表8-3可知,最低位触发器在计数脉冲的触发下,每来一个脉冲,翻转一次。
而若把低位输出端Q作为相邻高位触发器的时钟输入,则情况类似。
对于主从型JK触发器,当J=K=1时,其输出随时钟脉冲而翻转。
故按图8-21所示,将4个JK触发器联接,可组成一个4位二进制异步加法计数器。
工作波形图如图8-22所示。
当输入第15个信号以后,计数器状态为1111,并向高位输出C=l,第16个时钟信号输入后,计数器返回0000初始态,并向高位输出C=0,完成输出一个进位脉冲。
图8-23
该计数器4个触发器是从低位向高位依次触发的,因状态的变换是先后完成的,故称异步计数器。
2.十进制计数器
为符合人们的日常习惯,常常在某些场合采用十进制计数器。
若用8421BCD码表示十进制数,计数时,在计数器为1001(9)之后,再来一个脉冲应变为0
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- 触发器 时序 逻辑电路