基于fpga控制的数字频率计设计含程序仿真图Word格式.docx

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因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。

在电子工程中、资源勘探、仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。

数字频率计是计算机，通信设备，音频视频等科研生产领域不可缺少的车辆仪器，采用VHDL语言编程设计实现的数字频率计，除被测信号的整形部分，键输入部分和数码显示部分以外其余全在一片FPGA芯片上实现，整个设计过程变得十分透明，快捷和方便，特别是对于各层次电路系统的工作时序的了解显得尤为准确而且具有灵活的现场可更改性。

在不更改硬件电路的基础上对系统进行各种改进，还可以进一步提高系统的性能和测量频率的范围。

该数字频率计具有高速、精确、可靠、抗干扰性强，而且具有现场可编程等优点。

随着微电子技术和计算机技术的飞速发展，现代电子系统的设计和应用进入一个全新的时代。

在电子技术设计领域，可编程逻辑器件已得到广泛普及和应用，高性能但结构简单的电子技术产品已经成为市场主体，通过软件编程可对可编程逻辑器件的结构和工作方式进行重构，使得硬件设计可以和软件设计一样方便快捷，为数字系统的设计带来极大的灵活行。

1.2课题意义

在电子测量技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，测量频率是电子测量技术中最常见的测量之一。

不少物理量的测量,如时间、速度等都涉及或本身可转化为频率的测量。

它与许多电参量和非电量的测量都有着十分密切的关系。

例如，许多传感器就是将一些非电量转换成频率来进行测量的，因此频率的测量就显得更为重要。

数字频率计是用数字来显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。

而传统的频率计测量精度随着频率的下降而降低，测量范围也较窄，因此逐渐被新型的数字频率计所代替。

数字频率计广泛采用了高速集成电路和大规模集成电路，使得仪器的体积更小、耗电更少、精度和可靠性更高[1]。

目前,市场上有各种多功能、高精度、高频率的数字频率计,但价格不菲。

而在实际工程中,并不是对所有信号的频率测量都要求达到非常高的精度因此，频率的测量就显得更为重要。

测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

以往的大多数传统数字频率计一般由分离元件搭接而成,其测量范围、测量精度和测量速度都受到很大的限制。

因此基于FPGA的数字频率计频率计以其测量准确、精度高、方便、价格便宜等优势将得到广泛的应用。

1.3国内外现状及发展趋势

FPGA是现场可编程门阵列的英文简称，全称为FieldProgrammableGateArray,是20世纪70年代发展起来的一种新型立即器件是目前数字系统设计的主要硬件基础[2]。

其在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，实现一定的逻辑功能。

FPGA技术是一门实践性很强的学科，最终目的是让用户通过硬件描述语言编程来配置芯片的内部连接和元器件参数，以获得所需的电路功能。

使得设计方法从“电路设计-----硬件搭试----焊接”的传统方式转到“功能设计---软件模拟----下载”的电子设计自动化模式[3]。

应此，必须选择正确有效的方法来完成可编程器件的逻辑编程。

FPGA是一种新兴的高密度大规模可编程逻辑器件,它具有门阵列的高密度和PLD器件的灵活性和易用性,目前已成为一类主要的可编程器件。

FPGA器件作为系统控制的核心，其灵活的现场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。

可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构,能随时进行设计调整而满足产品升级[4]。

使得硬件的设计可以如软件设计一样方便快捷,从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计观念,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。

具有高速、精确、可靠、抗干扰性强.当今技术的发展日新月异，FPGA的容量和速度成倍的增长，而价格却逐年下降，这将使得基于FPGA设计的数字频率计优势更加明显。

相信不久的将来，这一技术必将得到更加广泛的应用[5]。

1.4系统开发环境及技术分析

本次设计主要是用FPGA的开发环境QuartusⅡ采用VHDL语言编程并对设计电路进行仿真，以便提前测试这个设计的可靠性。

选用VHDL语言进行设计，可以不懂硬件结构，也不必知道最终设计的目标期间是什么样子，而是进行独立设计。

正因为VHDL语言的硬件描述与具体工艺技术和硬件无关，所以VHDL设计程序的硬件目标器件有广阔的选择范围。

1.4.1FPGA开发简介

现场可编程门阵列（FPGA）器件是八十年代中期出现的产品，它的应用大大地方便了IC的设计，因而随着数字技术日益广泛的应用，以FPGA为代表的ASIC器件得到了迅速的普及和发展，器件集成度和速度都在高速增长[6]。

有了FPGA，我们只需要在计算机上绘出原理图，再运行相应的软件，就可把所设计的逻辑电路在FPGA中实现。

所有步骤均可自动完成。

电子设计工程师自己设计专用集成电路成为了一件很容易的事情。

FPGA作为专用集成电路（ASIC）概念上的一个新型范畴和门类，以其高度灵活的用户现场编程方式，现场定义高容量数字单片系统的能力，能够重复定义、反复改写的新颖功能，为复杂数字系统设计、研制以及产品开发提供了有效的技术手段[7]。

电子应用设计工程师应用FPGA技术不仅可避免通常ASIC单片系统设计周期长，前期投资风险大的弱点，而且克服了过去板级通用数字电路应用设计的落后，繁琐和不可靠性。

基于FPGA的开发设计，其工程设计流程如图1.1所示：

图1.1FPGA工程设计流程

流程中各个模块具体功用如下：

a）设计输入：

用任何文本编辑器都可以进行，通常VHDL文件保存为vhd文件。

HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。

b）综合：

将源文件调入逻辑综合软件进行综合。

综合的目的是在于将设计的源文件由语言转换为实际的电路。

但是此时还没有在芯片中形成真正的电路。

这一步的最终目的是生成门电路级的网表（Netlist）。

c）布局布线

将第2步生成的网表文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLD／FPGA内。

这一步的目的是生成用于下载（编程Programming）的编程文件。

在这一步，将用到第3步生成的网表，并根据CPLD／FPGA厂商的器件容量，结构等进行布局、布线。

这就好像在设计PCB时的布局布线一样。

先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位[8]。

然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。

最后，生成一个供编程的文件。

这一步同时还会加一些时序信息（Timing）到设计项目中去，以便于做后仿真。

d）时序分析、仿真

利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。

（也叫布局布线仿真或时序仿真）。

这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。

e）编程和配置

如果前几步都没有发生错误，并且符合设计要求，这一步就可以将由适配器等产生的配置或下载文件通过编程器或下载电缆下载到目标芯片中。

1.4.2VHDL特点及设计方法

VHDL最早诞生于1982年，并在1987年底被IEEE和美国国防部确认为标准硬件描述语言。

在EDA设计工具中，用的最广泛的是VHDL和VERILOG，当然还有其它的。

比较VHDL和VERILOG，在顶层设计方面VHDL优于VERILOG，在门级电路设计方面VERILOG优于VHDL。

随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

应用VHDL进行工程设计的优点是多方面的，具体如下：

a）与其它的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。

b）VHDL最初是作为一种仿真标准格式出现的，因此VHDL既是一种硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语言。

其丰富的仿真语句和库函数，使得在任何大系统的设计早期（即尚未完成），就能用于查验设计系统的功能可行性，随时可对设计进行仿真模拟。

即在远离门级的高层次上进行模拟，使设计者对整个工程设计的结构和功能的可行性做出决策。

c）VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高效、高速的完成必须由多人甚至多个开发组共同并行工作才能实现的特点。

VHDL中设计实体的概念、程序包的概念、设计库的概念为设计的分解和并行工作提供了有力的支持。

d）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成为门级网表[9]。

这种方式突破了门级电路设计的瓶颈，极大地减少了电路设计的时间和可能发生的错误，降低了开发成本。

应用EDA工具的逻辑优化功能，可以自动地把一个综合后的设计变成一个更高效、更高速的电路系统。

反过来，设计者还可以容易地从综合和优化后的电路获得设计信息，返回去更新修改VHDL设计描述，使之更为完善。

e）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行独立的设计。

正因为VHDL硬件描述与具体的工艺技术和硬件结构无关，VHDL设计程序的硬件实现目标器件有广阔的选择范围，其中包括各系列的CPLD、FPGA及各种门阵列实现目标。

f）由于VHDL具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需要改变端口类属参量或函数，就能轻易地改变设计的规模和结构。

基于VHDL的设计一般采用自顶向下的设计方法，其主要步骤为：

1）设计说明：

用自然语言表达系统项目的功能特点和技术参数等。

2）建立VHDL行为模型，即将设计说明已转化为VHDL行为模型。

建立模型是为了通过VHDL仿真器对整个系统进行系统行为仿真和性能评估。

3）VHDL行为仿真。

这一阶段可以利用VHDL仿真器对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。

4）VHDL-RTL级建模。

即将VHDL的行为模型表达为VHDL行为代码。

5）前端功能仿真。

即对