数字逻辑电路教学规划4B5B编码VHDL实现含完全代码Word文档下载推荐.docx
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三、实验原理及设计思路
1、实验原理:
在IEEE802.9a等时以太网标准中的4B:
5B编码方案,因其效率高和容易实现而被采用。
这种编码的特点是将欲发送的数据流每4bit作为一个组,然后按照4B/5B编码规则将其转换成相应5bit码。
5bit码共有32种组合,但只采用其中的16种对应4bit码的16种,其他的16种或者未用或者用作控制码,以表示帧的开始和结束、光纤线路的状态(静止、空闲、暂停)等。
4B5B编码表如下:
2、设计思路:
(1)整体思路:
对已知的编码真值表,首先利用卡诺图对其进行化简,得出其逻辑表达式,再用基本门结构将其实现。
(2)卡诺图与表达式:
设输入的4位编码为:
ABCD,输出的5位编码为:
VWXYZ,则分别画出其卡诺图并得出表达式如下:
1.V:
V=A+B’D’+B’C
2.W:
W=B+A’C’
3.X:
X=C+A’B’D’
4.Y:
Y=A’B+AB’+C’D’+AC’
5.Z:
Z=D
(3)基本门结构设计:
由上述表达式可见,用到的基本门有:
非门、2输入与门、3输入与门、2输入或门、3输入或门、4输入或门,用not、and、or将其一一表示出即可。
四、程序设计
1、顶层模块:
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
entitymainis
Port(a:
inSTD_LOGIC;
b:
c:
d:
v:
outSTD_LOGIC;
w:
x:
y:
z:
outSTD_LOGIC);
endmain;
architectureBehavioralofmainis
COMPONENTnoti
PORT(
i:
INstd_logic;
o:
OUTstd_logic
);
ENDCOMPONENT;
COMPONENTand2i
i1:
i2:
COMPONENTand3i
i3:
COMPONENTor2i
COMPONENTor3i
COMPONENTor4i
i4:
signalnota,notb,notc,notd,v1,v2,v3,w1,w2,x1,x2,y1,y2,y3,y4,vv,ww,xx,yy,zz:
std_logic;
begin
--not--
Inst_noti_nota:
notiPORTMAP(
i=>
a,
o=>
nota
);
Inst_noti_notb:
b,
notb
Inst_noti_notc:
c,
notc
Inst_noti_notd:
d,
notd
--v--
v1<
=a;
Inst_and2i_v2:
and2iPORTMAP(
i1=>
notb,
i2=>
notd,
v2
Inst_and2i_v3:
v3
Inst_or3i_vv:
or3iPORTMAP(
v1,
v2,
i3=>
v3,
vv
--w--
w1<
=b;
Inst_and2i_w2:
nota,
notc,
w2
Inst_or2i_ww:
or2iPORTMAP(
w1,
w2,
ww
--x--
x1<
=c;
Inst_and3i_x2:
and3iPORTMAP(
x2
Inst_or2i_xx:
x1,
x2,
xx
--y--
Inst_and2i_y1:
y1
Inst_and2i_y2:
y2
Inst_and2i_y3:
y3
Inst_and2i_y4:
y4
Inst_or4i_yy:
or4iPORTMAP(
y1,
y2,
y3,
i4=>
y4,
yy
--z--
zz<
=d;
Inst_noti_v:
vv,
v
Inst_noti_w:
ww,
w
Inst_noti_x:
xx,
x
Inst_noti_y:
yy,
y
Inst_noti_z:
zz,
z
endBehavioral;
2、非门:
entitynotiis
Port(i:
o:
endnoti;
architectureBehavioralofnotiis
o<
=noti;
3、2输入与门:
entityand2iis
Port(i1:
i2:
endand2i;
architectureBehavioralofand2iis
=i1andi2;
4、3输入与门:
entityand3iis
i3:
endand3i;
architectureBehavioralofand3iis
o<
=i1andi2andi3;
5、2输入或门:
entityor2iis
endor2i;
architectureBehavioralofor2iis
=i1ori2;
6、3输入或门:
entityor3iis
endor3i;
architectureBehavioralofor3iis
=i1ori2ori3;
7、4输入或门:
entityor4iis
i4:
endor4i;
architectureBehavioralofor4iis
=i1ori2ori3ori4;
五、仿真与硬件调试
1、仿真:
(1
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