EDA课程设计DDS信号发生器Word格式文档下载.docx
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累加器
M
f
低通滤波器
时钟源
图1DDS总体框图
1、模块的功能
(1)频率预置和调节电路
不变量K称作相位增量,也叫频率控制字。
此模块实现频率控制量的输入。
(2)相位累加器
相位累加器是一个带有累加功能的N位加法器,它以设定的N位频率控制字K作为步长进行线性累加,当其和满时,计数器清零,并进行重新运算,它使输出频率正比于时钟频率和相位增量之积。
(3)相位寄存器
相位寄存器是一个N位的寄存器,它对输入端输入的数据进行寄存,当下一个时钟到来时,输出寄存的数据。
相位
频率控f量化
制字K序列
寄存器
N位
N位N位
图2相位累加器
相位累加器的组成=N位加法器+N位寄存器
相位累加器的作用:
在时钟的作用下,进行相位累加
注意:
当相位累加器累加满量时就会产生一次溢出,完成一个周期
的动作。
(4)正弦查找表
正弦查找表ROM是DDS最关键的部分,也是最复杂的部分,设计时首先需对正弦函数进行离散采样,接着将采样的结果放到ROM模块的对应存储单元中,每一位地址对应一个数值,输出为8位。
ROM中必须包含完整的正弦采样值,此设计采样256点,而且还要注意避免在按地址读取ROM内容时可能引起的不连续点,避免量化噪音集中于基频的谐波上。
地数
波形ROM
址据据据据
相位量化序列正弦幅度量化序列
N位D位
图3波形存储器
作用:
进行波形的相位----幅值转换
原理:
ROM的N位地址
把0°
360°
的正弦角度离散成具有2N个样值的序列
ROM的D位数据位
则2N个样值的幅值量化为D位二进制数据
(5)D/A转换器
D/A转换器的作用:
把已经合成的正弦波的数字量转换成模拟量。
典型D/A转换器芯片DAC0832:
DAC0832是一个8位D/A转换器。
单电源供电,从+5V—+15V均可正常工作。
基准电压的范围为正负10V;
电流建立时间为1s;
CMOS工艺,低功耗,仅20mW。
DAC0832转换器芯片为20引脚,双列直插式封装,其引脚排列如图4所示。
CSVDD
WR1
WR2
ILE
XFERVREF
DI0RFB
DI1IOUT1
DI2IOUT2
DI3
DI4
DI5
DI6
DI7
GND
120
2
18
198
17
9
7
611
512
4
16
15
14
13
3
10
图4DAC0832引脚图
对各引脚信号说明如下:
▲DI7—DI0:
转换数据输入。
▲CS:
片选信号(输入),低电平有效。
▲ILE:
数据锁存允许信号(输入),高电平有效。
▲WR1:
写信号(输入),低电平有效。
▲WR2:
第2写信号(输入),低电平有效。
▲XFER:
数据传送控制信号(输入),低电平有效。
▲IOUT1、IOUT2:
电流输出1、2,
DAC转换器的特性之一是:
Iout1+Iout2=常数
▲RFB—反馈电阻端
▲VREF:
基准电压,其电压可正可负,范围-10V—+10V.
▲DGND:
数字地
▲AGND:
模拟
(6)低通滤波器
低通滤波器的作用:
滤除生成的阶梯正弦波中的高频成分,将其变成光滑的正弦波。
2、设计思路
直接数字频率合成器(DirectDigitalFrequencySynthesizer)是一种基于全数字技术,从相位概念出发直接合成所需波形的一种频率合成技术。
其电路系统具有较高的频率分辨率,可以实现快速的频率切换(<
20ns),频率分辨率高(0.01HZ),频率稳定度高,输出信号的频率和相位可以快速程控切换,输出相位可连续,可编程以及灵活性大等优点。
DDS技术很容易实现频率、相位和幅度的数控调制,广泛用于接收本振、信号发生器、仪器、通信系统、雷达系统等,尤其适合调频无线通信系统。
图1是DDS的基本总体框图,频率控制字M和相位控制字N分别控制DDS输出正弦波的频率和相位。
DDS系统的核心是相位累加器,它由一个累加器和一个N位寄存器组成。
每来一个时钟脉冲,相位寄存器以步长M增加。
相位寄存器的输出与相位控制字相加,其结果作为正弦查找表的地址。
正弦查找表由ROM构成,内部存有一个完整周期正弦波的数字幅度信息,每个查找表的地址对应正弦波中0-360°
范围内的一个相位点。
查找表把输入的地址信息映射成正弦波的数字幅度信号,同时输出到数模转换器DAC的输入端,DAC输出的模拟信号经过低通滤波器(LPF),可得到一个频谱纯净的正弦波。
DDS基本结构框图特点:
其中CLK来自高稳性晶振所提供,用于提供DDS各种部件的同步工作。
DDS核心的相位累加器由一个N位字长的二进制加法器和一个有时钟f取样的N位寄存器组成,作用是对频率控制字进行线性累加;
波形存储器中所对应的是一张函数波形查询表,对应不同的相位码址输出不同的幅度编码。
当相位控制字为0,相位累加输出的序列对波形存储器寻址,得到一系列离散的幅度编码。
该幅度编码经D/A转换后得到对应的阶梯波,最后经低通滤波器平滑后可得到所需的模拟波形。
相位累加器在基准时钟的作用下,进行线性相位累加,当相位累加器加满量时就会产生一次溢出,这样就完成了一个周期,这个周期就是DDS信号的一个频率周期。
三、选择器件
直接数字频率合成器(DDS)中所用到的器件为:
1、装有QuartusⅡ软件的计算机一台。
2、芯片:
使用Altera公司生产的Cyclone系列芯片,如EP1C12Q240C8芯片。
3、EDA实验箱一个。
4、下载接口是数字芯片的下载接口(JTAG),主要用于FPGA芯片的数据下载。
5、按键开关和LED灯。
6、时钟源。
7、示波器。
四、功能模块
模块一:
相位累加器SUM99
(A)相位累加器SUM99逻辑符合
表1相位累加器逻辑功能表
频率控制字K[7..0]
H[7..0]
累加和
S[7..0]
进位输出
C[7..0]
C7
K7
H7
S7
C6
K6
H6
S6
C5
K5
H5
S5
C4
K4
H4
S4
C3
K3
H3
S3
C2
K2
H2
S2
C1
K1
H1
S1
C0
K0
H0
S0
当来一个时钟脉冲时,频率控制字与相位控制字相加,累加和为S.
表2相位累加器SUM99逻辑功能表
输入
输出
CLK
EN
RESET
X
0
复位
1
OUT[7..0]
当RESET为低电平时,输出OUT复位为0;
当RESET为高电平,使能信号EN为高电平时,来一个时钟脉冲信号,频率控制字线性累加输出一个OUT数据.
仿真结果:
图5相位累加器的仿真波形
仿真结果说明:
由仿真波形图可知当来一个上升沿时输出频率控制字线性累加和。
它以设定的8位频率控制字K作为步长来进行加法运算实现累加功能,当其和满时,计数器清零,并进行重新运算。
SUM99的VHDL程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYSUM99IS
PORT(K:
INSTD_LOGIC_VECTOR(7DOWNTO0);
CLK:
INSTD_LOGIC;
EN:
RESET:
OUT1:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDENTITYSUM99;
ARCHITECTUREARTOFSUM99IS
SIGNALTEMP:
STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
PROCESS(CLK,EN,RESET)IS
BEGIN
IFRESET='
0'
THEN
TEMP<
="
00000000"
;
ELSE
IFCLK'
EVENTANDCLK='
1'
IFEN='
=TEMP+K;
ENDIF;
OUT1<
=TEMP;
ENDPROCESS;
ENDARCHITECTUREART;
模块二:
相位寄存器REG1
(B)相位寄存器REG1逻辑符号
表3相位寄存器逻辑功能表
输入
输出
CLK
D
Q
Q1
Q2
数据端D,用来输入被寄存的二进制信号;
脉冲端CLK,在脉冲的上升沿到来时,Q随D变化;
仿真结果:
图6相位寄存器REG1的仿真波形
仿真结果说明:
由仿真波形可看出相位寄存器的输出Q随输入端D而变化,当来一个时钟沿时,D就输入一个数,Q就随之而变化。
并且存在一定延时。
REG1的VHDL程序:
LIBRARYIEEE;
ENTITYREG1IS
PORT(D:
CLK:
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