EDA实验指导书全Word文档下载推荐.docx
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1'
wheninp="
000"
else'
0'
;
outp
(1)<
001"
outp
(2)<
010"
outp(3)<
011"
outp(4)<
100"
outp(5)<
101"
outp(6)<
110"
outp(7)<
111"
endbehave;
步骤三:
1、选择菜单“File”→“New”→“SchematicFile”,即弹出原理图编辑框。
原理图文件的扩展名是:
*.BDF
双击工作区,放置元器件反相器、三输入与门
2、设计的输入(放置元件、标记输入/输出端口、器件连线、保存原理图、设置此项目为当前文件)。
3-8线译码器原理图如下图所示:
3、保存原理图
单击保存按钮图标,请选择保存路径、文件名称保存原理图。
步骤四:
1.编译目的:
a、语法检查;
分析综合;
布局布线。
B、产生输出文件,时序分析输出网表,仿真输出网表,编程/配置的输出文件
电路的编译与适配
如果下面的信息栏里出现红色警报,应设法解除.
2.选择(File\New)命令,打开新建文件对话框,在新建对话框中选择OtherFiles,从中选择VectorWaveformFile,点击OK建立一个空的波形编辑器窗口。
点击File\Saveas改名为decode38.vwf并保存
仿真:
启动Processing\StartCompilation菜单,或点击主菜单下的快捷键,开始编译,并显示编译结果,生成下载文件。
步骤五:
引脚锁定:
工程编译仿真都通过后,就可以将配置数据下载到应用系统进行验证。
下载之前首先要进行引脚锁定,保证锁定的引脚与实际的应用系统相吻合。
结合EDA实验箱进行验证。
3-8线译码器的三个输入C、B、A分别对应拨位开关SW3,SW2,SW1,引脚分别为105,104,103,输出分别连接8个LED1(D101)上输出,引脚为79。
引脚分配图见实验指导书后面的附录。
分配完管脚,再进行编译一次
下载
四、实验操作注意事项
1、连接电缆线、导线,打开实验箱电源,在使用实验箱时,不要动与本实验无关的模块。
2、实验板上CLK1到CLK5频率源上不能同时插上两个短路帽。
3、损坏赔偿.
下载区
数码管
指示灯
输出单元
液晶屏
模拟信号
输入单元
电机
下载目标板
数字点阵
频率
数字量
单片机
下载单元
A/D和D/A
处理单元
选择单元
五、实验报告要求
1、一种方式通过程序代码进行仿真,并且下载,观察实验箱,写出实验现象。
具体操作步骤一、二、四、五
2、另一种方式通过原理图进行仿真,并且下载,观察实验箱,写出实验现象。
具体操作步骤一、三、四、五
3、编写3-8线译码器VHDL程序可以有多种方法,根据原理图,编写另外一种方法,并附在实验报告的结果分析一栏。
实验二全加器设计
1.设计并实现一个全加器,熟悉VHDL基本语句编写;
2.掌握布尔方程的结构体编程方法;
3.掌握withselectwhen结构体编程方法;
4.掌握whenelse结构体编程方法;
5.掌握顺序语句ifthenelse和casewhen结构体编程方法。
全加器输入端有:
数据输入端Ai、Bi;
低位进位输入端Ci-1。
其输出端有和Si和向高位进位Ci。
其逻辑功能是
低位进位输入
两加数输入
输出
Ci-1
Ai
Bi
Si
Ci
1
(参照实验一)
1、使用并行语句——布尔方程实现全加器;
2、使用并行语句——真值表withselectwhen实现全加器;
3、使用顺序语句——真值表ifthenelse实现全加器
4、使用顺序语句——真值表casewhen实现全加器。
1、写出必要实验步骤和程序代码(注意至少要有两种方法来实现),管脚如何绑定(对应关系)。
简要描述实验现象。
2、程序在编译过程中,是否出错?
出错的原因在哪里?
3、按要求填写实验报告。
(实验原理、实验步骤、实验分析不能有空缺)
实验三四位全加器
1、掌握图形层次设计方法;
2、熟悉QuartusⅡ6.0软件的使用及设计流程;
3、掌握全加器原理,能进行多位加法器的设计。
加法器是数字系统中的基本逻辑器件。
例如:
为了节省资源,减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
。
实验表明,4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样,多位数加法器由4位二进制并行加法器级联构成是较好的折中选择,因此本实验中的4位加法器采用4个1位二进制并行加法器级联而成。
用四个并行一位加法器实现一个四位加法器的框图如下:
1.新建一位全加器的项目和程序文件,输入程序代码,注意程序代码的实体名应和程序文件名一样,然后进行编译。
2.再新建一个四位全加器的项目,在此过程中加入一位全加器的程序文件
3.点击files,右键creatsymbol
4.新建原理图,调入一位全加器的模块,调入4个模块,绘制好原理图进行仿真。
四、实验现象
全加器实验:
以EP1C3中的八个拨位开关,作为两个四位输入信号,,在LED流水灯上看结果,并记录下来。
五、实验操作注意事项
操作注意事项:
1、在使用实验箱时,不要动与本实验无关的模块。
2、实验板上CLK1到CLK5频率源上不能同时插上两个短路帽,50MHz频率源不使用时应该将短路帽上插。
3、实验箱专人负责,实验箱上任何零件不得遗失,不按规范操作,损坏赔偿。
六.实验报告要求
1.这个实验有两种方式来完成,都要求学生掌握。
这为今后从事FPGA设计奠定基础。
一种是用原理图作为主文件调用,调用一位全加器VHDL文件,写出主要操作步骤,观察仿真结果。
2.另一种方法是写出四位全加器顶层文件的VHDL程序,和一位全加器VHDL程序,并在计算机上仿真调试,写出主要操作步骤,观察仿真结果。
3写出必要实验步骤,能否用+法运算,来实现四位全加器的设计。
并在结果分析作出回答。
实验四五人表决器
1.掌握用VHDL语言设计五人表决器。
2.用绘制原理图法设计五人表决器
其真值表:
A
B
C
D
E
F
(参照实验一)用拨码开关作为五人的控制开关,用彩灯作为输出显示灯。
当五人控制开关,有三个为高电平,输出为高电平,彩灯亮。
输入相应的程序代码,编译仿真。
1.写出程序代码,观察仿真结果,如果不输入程序,只绘制原理图能得到仿真结果吗?
2.严格按要求填写实验报告。
3.归纳、总结实验结果。
实验五16进制数码管显示
一、实验目的
1.了解EDA实验箱中七段数码管显示模块的工作原理。
2.利用实验箱上的3/8线译码器实现数码管的位选。
二、实验原理
总体思路以EP1C3中的四个拨码开关,SW1、SW2、SW3、SW4为三个输入信号,可以代表16种不同输入状态,选择一个LED作为显示输出,实验箱上有八个LED,到底底选择哪一个LED?
实验箱上的LED是由74LS138片选,而138芯片已经安装在实验箱上(不需要编程完成),所以我们写程序时,在实体中应增加3个输出端口(OUTPORT),这三个PORT用来给定138的译码输入信号(即指定具体的LED),结构体中给这3个信号赋具体值即可(从“000”到“111”中任意一个)。
LED是共阴极的,高电平点亮笔段如:
F〈=“1111110”,从左到右依次对应abcdefg,于是可显示数字0
三、实验步骤
1.编一个简单的从0~F轮换显示十六进制数的电路程序。
2.录入程序,编译仿真,端口设定,再编译仿真,下载,观察结果。
四、观察实验现象
观察数码管指示灯。
六、实验报告要求
1.写出程序代码,观察仿真结果。
如果改变数码管显示位置,程序将作如何修改。
实验六数字钟设计
1.设计一个多功能数字钟;
2.能实现时(24进制)、分(60进制)、秒(60进制)的计时功能;
3.能用数码管显示时(24进制)、分(60进制)、秒(60进制)的计时数据;
二、实验内容及说明
本实验属于综合性实验。
设计一个数字钟,用六位共阴极数码管采用动态扫描方式显示时(24进制)、分(60进制)、秒(60进制);
该数字钟具有“校时”“校分”功能;
选作整点报时功能。
本实验由学生自行设计方案设计数字钟的逻辑结构并实现每个逻辑功能块。
三、实验原理
多功能数字钟由信号发生器、分频器、计时电路、译码驱动电路、显示电路、校准电路和整点报时电路组成。
计时器:
其工作原理是当秒计数器计数达59时,再来一个秒脉冲,秒计数器清零,秒进位信号为“1”向分计数器提供分秒冲,分计数器加“1”。
当分计数器计数达59时,且秒计数器计数达59时,再来一个秒脉冲,分、秒计数器清零,分进位信号为“1”向时计数器提供时秒冲,时计数器加“1”。
当时计数器计数达23时,分计数器计数达59时,且秒计数器计数达59时,再来一个秒脉冲,时、分、秒计数器清零。
在数码管上,会显示时钟值。
六、实验报告要求
1.根据提供小时—分钟—秒程序,如果只需显示60秒程序,如何修改原程序。
2.写出各功能模块的VHDL语言源文件;
3.在本次实验时序逻辑电路的VHDL语言编程中,仿真中是否出现错误提示,具体的提示有哪些,你是如何改正的?
4.实验箱进行功能验证时是否正确,如不正确你是怎样解决的?
附录二芯片引脚对照表
硬件
资源
元件引脚
EP1C3
引脚
序号
EPM
1K30
引脚序号
10K10
XC
95108
IspLSI
1032
7128
电路使用说明
LED
数码显示
71
该部分电路为固定电路。
使用LED数码显示时请按照器件引脚分配表进行引脚分配后再下载到芯片中。
73
74
75
76
77
G
78
Dp
74LS138
S1
35
S2
36
S3
37
彩灯
(LED)
D112
100
该部分电路为固定电路,使用时请按照器件引脚分配表进行引脚分配后再下载到芯片中
D111
99
D110
98
D109
97
D108
96
D107
94
该部分电路为可选用电路,使用时请将JPLED1的短路帽右插,JPLED的短路帽全部上插,再按照器件引脚分配表进行引脚分配后下载到芯片中
D106
91
D105
85
D104
84
D103
83
D102
82
D101
79
按键
AN1
该部分电路使用时即可按照器件引脚分配表进行引脚分配,也可以直接跳线到钉子上,然后再进行引脚分配。
AN2
AN3
AN4
AN5
AN6
AN7
AN8
开关I
SW1
103
该部分电路为可选用电路,使用时请把JP103的短路帽全部插上,然后再按照器件引脚分配表进行引脚分配
SW2
104
SW3
105
SW4
106
SW5
107
SW6
108
SW7
110
SW8
109
开关II
SW9
该部分电路为可选用电路,使用时直接跳线到钉子上,然后再按照器件引脚分配表进行引脚分配
SW10
SW11
SW12
SW13
SW14
SW15
SW16
D/A
0832
DATA0
112
该部分为可插拔电路,将D/A的数据线和控制线连接在一个20芯的排线座JC103上。
将JC103和适配板的20芯座相接,其管脚对应关系如左。
DATA1
113
DATA2
114
DATA3
120
DATA4
121
DATA5
122
DATA6
123
DATA7
124
/CS
126
WRITE
139
ADC
0809
该部分为可插拔电路,将A/D的数据线和控制线连接在一个20芯的排线座JC103上。
ALE_START
128
ENABLE
127
ADC-A
132
ADC-B
131
ADC-D
130
CLOCK
17
EOC
140
P0.0
该部分为可插拔电路。
JC03和JC105并联将单片机端口引出,与芯片I/O口对应关系如左,可方便电路组合连接。
P0.1
P0.2
P0.3
P0.4
P0.5
P0.6
P0.7
P2.7
125
P2.6
P2.5
P2.4
P2.3
129
P2.2
P2.1
P2.0
133
ALE
119
WD
RD
PSEN
AD574
DB0
其数据线和控制线用JC104引出,使用时只须将JC104同适配板相接即可,管脚对应关系如左。
DB1
DB2
DB3
DB4
DB5
DB6
DB7
DB8
DB9
DB10
DB11
A0
R/-C
12/-8
CE
STS
RAM
6264
其数据线、地址线和控制线用JC150引出,使用时只须将JC150同适配板相接即可,管脚对应关系如左。
其地址线只用了A0-A9。
A1
A2
A3
A4
A5
A6
A7
A8
A9
OE
WE
LCD
LCD-DB0
其数据线、地址线和控制线用JCLCD引出,使用时只须将JCLCD同适配板相接即可,管脚对应关系如左。
LCD-DB1
130
LCD-DB2
LCD-DB3
LCD-DB4
LCD-DB5
LCD-DB6
LCD-DB7
LCD-CS1
LCD-CS2
LCD-E
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