交通灯信号控制设计Word下载.docx
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ENTITYJTDKZIS
PORT(CLK,SM,SB:
INSTD_LOGIC;
MR,MY,MG,BR,BY,BG:
OUTSTD_LOGIC);
ENDENTITYJTDKZ;
ARCHITECTUREARTOFJTDKZIS
TYPESTATE_TYPEIS(A,B,C,D);
SIGNALSTATE:
STATE_TYPE;
signalcnt:
integerrange0to45;
BEGIN
PROCESS(CLK)IS
BEGIN
IF(CLK'
EVENTANDCLK='
1'
)THEN
CASESTATEIS
WHENA=>
IF(SBANDSM)='
THEN
IFCNT=44THEN
CNT<
=0;
STATE<
=B;
ELSE
CNT<
=CNT+1;
STATE<
=A;
ENDIF;
ELSIF(SBAND(NOTSM))='
STATE<
CNT<
ELSESTATE<
ENDIF;
WHENB=>
IFCNT=4THEN
=C;
ELSE
WHENC=>
IF(SMANDSB)='
THEN
IFCNT=24THEN
=D;
ELSIFSB='
0'
WHEND=>
IFCNT=4THEN
ENDCASE;
ENDIF;
ENDPROCESS;
RGY:
PROCESS(STATE)IS
BEGIN
CASESTATEIS
WHENA=>
MR<
='
;
MY<
MG<
BR<
BY<
BG<
WHENB=>
WHENC=>
WHEND=>
ENDCASE;
ENDPROCESSRGY;
ENDARCHITECTUREART;
(二)编写45S定时单元CNT45S模块的VHDL程序,并对其进行编译和仿真,初步验证设计的正确性。
--45s定时模块源程序CNT45S.VHD
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYtime_45sIS
PORT(SB,SM,CLK,EN45:
DOUT45M,DOUT45B:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDENTITYtime_45s;
ARCHITECTUREARTOFtime_45sIS
SIGNALCNT6B:
STD_LOGIC_VECTOR(5DOWNTO0);
BEGIN
PROCESS(SB,SM,CLK,EN45)IS
IF(CLK'
EVENTANDCLK='
IFSB='
ANDSM='
IFEN45='
THENCNT6B<
=CNT6B+1;
ELSECNT6B<
="
000000"
ENDIF;
ELSECNT6B<
ENDPROCESS;
PROCESS(CNT6B)IS
CASECNT6BIS
WHEN"
=>
DOUT45M<
01000101"
DOUT45B<
01010000"
--BCD数45,50
000001"
01000100"
01001001"
--BCD数44,49
000010"
01000011"
01001000"
--BCD数43,48
000011"
01000010"
01000111"
--BCD数42,48
000100"
01000001"
01000110"
--BCD数41,50
000101"
01000000"
--BCD数40,49
000110"
00111001"
--BCD数39,48
000111"
00111000"
--BCD数38,48
001000"
00110111"
--BCD数37,50
001001"
00110110"
--BCD数36,49
001010"
00110101"
--BCD数35,48
001011"
00110100"
--BCD数34,48
001100"
00110011"
--BCD数33,50
001101"
00110010"
--BCD数32,49
001110"
00110001"
--BCD数31,48
001111"
00110000"
--BCD数30,48
010000"
00101001"
--BCD数29,50
010001"
00101000"
--BCD数28,49
010010"
00100111"
--BCD数27,48
010011"
00100110"
--BCD数26,48
010100"
00100101"
--BCD数25,50
010101"
00100100"
--BCD数24,49
010110"
00100011"
--BCD数23,48
010111"
00100010"
--BCD数22,48
011000"
00100001"
--BCD数21,50
011001"
00100000"
--BCD数20,49
011010"
00011001"
--BCD数19,48
011011"
00011000"
--BCD数18,48
011100"
00010111"
--BCD数17,50
011101"
00010110"
--BCD数16,49
011110"
00010101"
--BCD数15,48
011111"
00010100"
--BCD数14,48
100000"
00010011"
--BCD数13,50
100001"
00010010"
--BCD数12,49
100010"
00010001"
--BCD数11,48
100011"
00010000"
--BCD数10,48
100100"
00001001"
--BCD数9,50
100101"
00001000"
--BCD数8,49
100110"
00000111"
--BCD数7,48
100111"
00000110"
--BCD数6,48
101000"
00000101"
--BCD数5,50
101001"
00000100"
--BCD数4,49
101010"
00000011"
--BCD数3,48
WHEN"
101011"
00000010"
--BCD数2,07
101100"
00000001"
--BCD数1,06
WHENOTHERS=>
00000000"
--BCD数00,00
ENDARCHITECTUREART;
(三)编写25S定时单元CNT25S模块的VHDL程序,并对其进行编译和仿真,初步验证设计的正确性。
--25s定时模块源程序CNT25S.VHD
ENTITYtime_25sIS
PORT(SB,SM,CLK,EN25:
DOUT25M,DOUT25B:
ENDENTITYtime_25s;
ARCHITECTUREARTOFtime_25sIS
SIGNALCNT_5Bit:
STD_LOGIC_VECTOR(4DOWNTO0);
PROCESS(SB,SM,CLK,EN25)IS
IFSB='
ORSM='
CNT_5Bit<
00000"
ELSIF(CLK'
IFEN25='
=CNT_5Bit+1;
ELSIFEN25='
THEN
PROCESS(CNT_5Bit)IS
CASECNT_5BitIS
DOUT25B<
DOUT25M<
00001"
00010"
00011"
00100"
00101"
00110"
00111"
01000"
01001"
01010"
01011"
01100"
01101"
01110"
01111"
10000"
10001"
10010"
10011"
10100"
10101"
10110"
10111"
11000"
WHENOTHERS=>
(四)编写5S定时单元CNT05S模块的VHDL程序,并对其进行编译和仿真,初步验证设计的正确性。
--5s定时模块源程序CNT05S.VHD
ENTITYtime_5sIS
PORT(CLK,EN05M,EN05B:
DOUT5:
ENDENTITYtime_5s;
ARCHITECTUREARTOFtime_5sIS
SIGNALCNT_3Bit:
STD_LOGIC_VECTOR(2DOWNTO0);
PROCESS(CLK,EN05M,EN05B)IS
IFEN05M='
OREN05B='
CNT_3Bit<
=CNT_3Bit+1;
000"
PROCESS(CNT_3Bit)IS
CASECNT_3BitIS
=>
DOUT5<
--BCD数05
001"
--BCD数04
010"
--BCD数03
011"
--BCD数02
100"
--BCD数01
--BCD数00
(五)编写显示控制单元XSKZ模块的VHDL程序,并对其进行编译和仿真,初步验证设计的正确性。
--显示控制模块源程序XSKZ.VHD
ENTITYXSKZIS
PORT(EN45,EN25,EN05M,EN05B:
INSTD_LOGIC;
AIN45M,AIN45B:
INSTD_LOGIC_VECTOR(7DOWNTO0);
AIN25M,AIN25B,AIN05:
INSTD_LOGIC_VECTOR
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- 交通灯 信号 控制 设计