基于FPGA的数字正交下变频器设计Word下载.docx
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三.基础设计
(一)ROM的设计
ROM即只读存储器,主要用作存储固定的数据。
在设计ROM时,可采用数组或WHEN-ELSE语句。
我们选择采用比较直观的WHEN-ELSE语句,VHDL语言如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entityromis
port(
add:
instd_logic_vector(3downto0);
cs:
instd_logic;
data:
outstd_logic_vector(7downto0)
);
endrom;
architecturebehavofromis
begin
data<
="
00000110"
whenadd="
0000"
andcs='
0'
else
"
00010101"
0001"
00010100"
0010"
else
00010011"
0011"
00010010"
0100"
00010001"
0101"
00010000"
0110"
00001001"
0111"
00001000"
1000"
00000111"
1001"
1010"
00000101"
1011"
00000100"
1100"
00000011"
1101"
00000010"
1110"
00000001"
1111"
00000000"
;
endbehav;
当片选信号CS有效,则可根据地址信号add[3…0]读取单元内容,在输出端DATA[7…0]输出数据。
当CS无效,输出总为低电平“00000000”。
仿真波形图如下:
图1.116x8的ROM仿真波形
对源代码进行了修改,即增加了两个数码管的译码程序。
其中输入地址与输出数据对应关系如下:
地址
输出
00
16
04
12
08
0C
01
15
05
11
09
07
0D
03
02
14
06
10
0A
0E
13
0B
0F
表1.116x8的ROM内容
源代码:
port(
bufferstd_logic_vector(7downto0);
datah:
bufferstd_logic_vector(3downto0);
datal:
data_outh:
outstd_logic_vector(6downto0);
data_outl:
outstd_logic_vector(6downto0));
process(data)
datah<
=data(7downto4);
datal<
=data(3downto0);
casedatahis
when"
=>
data_outh<
="
1000000"
--0
1111001"
--1
0100100"
--2
0110000"
--3
0011001"
--4
0010010"
--5
0000011"
--6
1111000"
--7
0000000"
--8
0011000"
--9
0001000"
--A
--B
0100111"
--C
0100001"
--D
0000110"
--E
0001110"
--F
whenothers=>
NULL;
endcase;
casedatalis
data_outl<
--0
endprocess;
编译、仿真,锁定管脚并下载到DE2板子上的目标芯片内。
其中SW4作为片选信号CS(低平有效),SW0-SW3作为地址输入add[3…0],数码管HEX0-HEX1显示输出数据。
实验现象:
图1.2Whenadd="
andCS='
(二)基于DDS的多功能信号发生器
DDS的原理框图如图2.1所示。
图中相位累加器可在每一个时钟周期来临时将频率控制字(TUNINGWORD)所决定的相位增量M累加一次,如果记数大于
,则自动溢出,而只保留后面的N位数字于累加器中。
正弦查询表ROM用于实现从相位累加器输出的相位值到正弦幅度值的转换,然后送到DAC中将正弦幅度值的数字量转变为模拟量,最后通过滤波器输出所需正弦波信号。
图2.1DDS原理框图
由于相位累加器是N比特的模2加法器,正弦查询表ROM中存储一个周期的正弦波幅度量化数据,频率控制字是M时,每
个时钟周期输出一个周期的正弦波。
所以此时有:
式中
为输出信号的频率,
为时钟频率,
为累加器的位数。
根据前面介绍的相位累加原理,应用图形化输入,进行设计,得到FPGA实现的DDS,其顶层模块如下图所示:
图2.2用HDL设计的DDS顶层模块图
其中相位累加器累加步长为24位,用累加器输出的高8位作为ROM的地址,ROM中加载Mif文件,实现正弦输出。
Mif文件由Matlab软件编译生成,M文件如下:
clc;
clear;
myfid=fopen('
dds.mif'
'
w'
);
x=[0:
0.0246:
2*pi];
y=fix(127*sin(x));
leny=length(y);
fori=1:
leny
ify(i)<
y(i)=y(i)+256;
end;
fprintf(myfid,'
%d:
%d\n'
i-1,y(i));
end;
fclose(myfid);
图2.3相位累加步长为0x010000时的DDS输出波形
图2.4相位累加步长为0x100000时的DDS输出波形
图2.5相位累加步长为0x400000时的DDS输出波形
由图可知,当M从0x100000变为0x400000时,其值增加4倍,则DDS输出信号频率也增加了4倍;
M值越小,采样点数就越多,输出波形失真就越小;
M值越大,采样点数越少,输出波形变得粗糙。
四.综合设计
基于多相滤波结构的数字正交下变频器设计
对于模拟正交变换进行数字化改造,即将ADC提前,将混频和滤波在数字域进行。
考虑对滤波后的数据要进行2抽1,为进一步减少运算冗余,根据多速率数字信号处理理论,可将抽取运算放在滤波之前,同时NCO的输出也要做相应变化,且这时的LPF变成了奇偶分离的多相结构。
经过上述一系列变换后的正交变换模型如图所示。
图3.1多相滤波结构数字正交变换
首先进行低通滤波器的设计,在QuartusII软件中应用tools选项中的MegaWizardPlug-InManager设计一个64阶的低通滤波器,其参数设置如下:
InputBitWidth:
8位
FullResolutionBitWidth:
24位
FilterType:
LowPass
WindowType:
Blackman
Coefficients:
64
SampleRate:
1.2*10^8
CutoffFreq:
2.5*10^7
useieee.std_logic_signed.all;
entitych_iqis
port(
din:
instd_logic_vector(7downto0);
clk:
dinlpfeven:
outstd_logic_vector(7downto0);
dinlpfodd:
clko:
outstd_logic
endch_iq;
architecturertlofch_iqis
signalclkd2:
std_logic:
='
signaltcnt:
signaldineven,dinodd:
std_logic_vector(7downto0);
process(clk)
begin
if(clk'
eventandclk='
1'
)then
clkd2<
=notclkd2;
if(clkd2='
dineven<
=din;
else
dinodd<
endif;
endif;
endprocess;
process(clkd2)
if(clkd2'
eventandclkd2='
tcnt<
=nottcnt;
if(tcnt='
dinlpfeven<
=dineven;
dinlpfodd<
=-dinodd;
else
=-dineven;
=dinodd;
endprocess;
clko<
=clkd2;
endrtl;
编译成功后生成相应的模块文件,将基础设计中的DDS正弦信号发生器模块加载进来,作为整个系统的输入信号,再将两路32阶低通滤波器加载进来。
得到整个系统的模块图如下:
图3.2数字正交下变频器系统模块图
图3.3datain=0x400000
图3.4datain=0x410000
时钟周期选择为20ns,采样率fs=50M,则fs/4=12.5M。
datain=0x400000,DDS信号频率为12.5M,经过低通滤波后,两路输出稳定后为直流,如图3.3所示;
datain=0x410000,DDS信号频率为12.6MHz,经过低通滤波后,得到两路低频正交正弦信号,如图3.4所示。
将信号添加到ALTERA提供的嵌入式逻辑分析仪(SignalTap)中,获取系统实时运行情况。
结果如下图:
图3.5datain=48003Fh时的SignalTap输出信号
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