抗软失效的新型时序电路单元设计0623249.docx
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抗软失效的新型时序电路单元设计0623249
抗软失效的新型时序电路单元设计0623249
本科生毕业论文
题目:
抗软失效的新型时序电路单元设计
NovelSoftErrorRobustLatchesandFlip-flops
北京大学本科毕业论文导师评阅表
学生姓名
学生学号
论文成绩
学院(系)
信息科学技术学院
学生所在专业
微电子系
导师姓名
导师单位/
所在研究所
微电子系
MPW实验室
导师职称
副教授
论文题目
(中、英文)
抗软失效的新型时序电路单元设计
NovelSoftErrorRobustLatchesandFlip-flops
导师评语
(包含对论文的性质、难度、分量、综合训练等是否符合培养目标的目的等评价)
导师签名:
年月日
摘要
随着半导体工艺的进步,器件的特征尺寸逐渐减小。
在深亚微米和纳米技术时代,电路的可靠性正逐步成为电路设计者和研究人员主要关注的问题。
工艺尺寸的减少导致集成电路对宇宙射线和放射性元素产生的粒子更加敏感。
当电路中的敏感节点受到粒子撞击时,可能会产生瞬时电压电流的变化。
这种非永久性电路状态的破坏,称为软失效(SoftError)。
当粒子撞击时序电路中的存储单元时,会导致存储状态发生翻转,并逐级传递下去,影响时序逻辑电路正常功能的实现。
设计较低软失效率的时序电路单元对集成电路的发展具有重要意义。
本文分析了软失效的产生原理,并研究了目前主流的几种不同抗软失效电路的作用机制。
针对应用广泛的Quatro-8T抗软失效电路中存在的翻转问题进行了改进,进一步提高了电路的可靠性,使得电路的抗软失效能力得到加强。
同时,基于40nm工艺,对改进后电路单元构成的锁存器和触发器进行了仿真,实现正确的时序逻辑功能。
关键词:
软失效,抗软失效电路,Quatro-8T电路单元,触发器,电路可靠性
Abstract
Asweentertheeraofnanotechnology,reliabilityissuesofcircuitsbecomeoneofthemajorconcernsforcircuitdesignersandresearchers.WithcontinuousscalingofCMOStechnology,thecircuitsarebecomingmoreandmorevulnerabletoradiationandcosmicrays.Whenaparticlestrikesasensitivenodeincircuit,atransientfaultmayappearasanelectricalpulse.Thisnon-permanentfaultiscalledsofterror.
Whenaparticlestrikesanodeinsidealatchorflip-flop,thestoredvalueofthelatchmaybeflippedbasedontheamountofdepositedchargebytheparticle.Asaresult,thefaultwouldpropagatethroughthecombinationalpathandbecapturedbythenextsequentialcircuitasafaultyvalue.Hence,thedesignofsofterrorrobustcircuithasbecomesignificanttothedevelopmentofintegratedcircuits.
Thispaperanalyzesthetheoryofsofterror,andstudiesdifferentsofterrorrobustcircuits.AnovelcircuitbasedonQuatro-8Tisproposedtoimprovethereliabilityanddecreasesofterrorrate.HSPICEsimulationresultsbasedon40-nmtechnologyrevealthatthenovellatchandflip-flopworkcorrectly.
Keywords:
softerror,softerrorrobustcircuit,Quatro-8Tcell,flip-flops,circuitreliability
第一章绪论
随着科学技术的日益进步,半导体工艺的特征尺寸在逐渐减小。
于此同时,大规模集成电路也在许多高科技领域得到了广泛的应用,对集成电路的可靠性提出了更高的要求。
软失效的研究是提高电路可靠性的一个重要方面。
软失效(SoftError),是指集成电路由于粒子辐射等原因造成的电路存储信息发生随机翻转的现象。
软失效虽然不会直接造成集成电路的永久不可恢复损伤,但它会严重影响电路的正常运行并造成存储数据的改变。
有研究指出,集成电路中软失效发生的概率可以达到栅击穿等故障发生概率的5000倍以上[1]。
人们很早就认识到宇宙射线和太阳风粒子会导致轨道上航天器的电子设备发生软失效。
1978年,Intel公司的研究人员在DRAM中首先观察到了地面环境下粒子引发的失效[2]。
1979年,Ziegler首次阐述了地面环境宇宙射线引发软错误的机理[3]。
随着工艺技术的进步,由于电源电压降低、阈值电压减小,节点电容变低,噪声容限变窄、时钟速度和集成度大大提高等原因,深亚微米和纳米集成电路对软失效愈发敏感。
在最近几年的微电子领域研究中,将软失效问题列为集成电路的可靠性所面临的最主要挑战之一。
对于军事和宇航等前沿科学领域应用的高可靠器件,对软失效的防护也是必须考虑的问题。
例如对于纳米级的CMOS数字集成电路,海平面环境的中子背景辐射已经足以造成软失效的产生。
因此,对数字集成电路的软失效问题展开研究,研究新型抗软失效的集成电路单元,对于我国集成电路产业的发展以及国防装备自主制造的水平的提升具有重大的理论和现实意义。
最早的抗软失效电路研究开始于SRAM,错误检查和纠正技术(Error-CorrectingCode,简称ECC)可以在SRAM大规模存储阵列结构中有效的防止软失效的发生[4]。
但是ECC应用范围有限,无法有效防止锁存器和触发器等时序单元出现的软失效问题[18]。
三重模块冗余技术(TripleModularRedundancy,简称TMR)利用3个完全的存储单元和一个选择器可以防止电路输出受到软失效的影响,但是过大的面积和功耗开销使其并不具备太大的实际应用价值[5]。
基于C-element输出结构的低开销抗软失效电路(LowCostSoftErrorHardened,简称LSEH)利用高阻态有效的防止软失效和对后级电路的影响,但并不能从根本上消除软失效[6]。
两种硬化设计(HardenByDesign,简称HBD)的抗软失效的存储单元DICE(DualInter-lockedCell)和Quatro-8T利用多余的存储节点和反馈机制防止软失效的发生,可以从真正意义上消除软失效的影响[7,8]。
同时还有根据施密特触发器增大噪声容限特性构成的抗软失效电路[9]。
本文基于Quatro-8T存储单元,对其存在的无法抗0-1软失效问题进行修改,提出改进的新型存储单元,提高了电路的抗软失效能力和可靠性,并用改进单元构建多种类型的锁存器和触发器,完成正确的时序逻辑功能验证和比较。
本文文章结构安排如下:
第二章阐述软失效原理;第三章介绍已有的抗软失效电路;第四章提出自己的改进电路、构建触发器以及仿真结果;最后是全文总结。
第二章理论介绍
2.1软失效原理
软失效(SoftError),是指集成电路由于粒子辐射等原因造成的电路存储信息发生随机翻转的现象。
在本节中,我们将介绍软失效的来源以及在电路中产生软失效的物理机制。
2.1.1软失效粒子辐射来源
集成电路中软失效的产生主要是受粒子辐射的影响。
其中粒子的来源主要可分为以下两类。
首先,在芯片的加工过程中,晶圆本身以及封装材料、压焊材料等均可能受到微量放射性物质的污染。
这些放射性污染物主要包括铀238、钍232以及钚210,它们在衰变的过程中会释放出能量为几个MeV的α粒子[10,11]。
通过提纯材料可以部分解决α粒子所造成的软失效问题。
粒子辐射的另一个重要来源是宇宙射线[12]。
宇宙射线指的是来自外太空的高能粒子辐射,它主要包括:
原始宇宙射线(主要指来自银河系中心的高能粒子辐射)、太阳宇宙射线(来自于太阳风的粒子辐射)、二次宇宙射线(原始宇宙射线与地球大气层作用所产生的二次粒子)以及地面宇宙射线(最终抵达地面的粒子)。
2.1.2软失效的产生机理
根据软失效粒子辐射来源可知,研究集成电路软失效的产生机理主要考虑质子、中子和α粒子三种粒子即可。
在太空轨道上,主要是质子和α粒子起作用;在地面则是中子和α粒子起作用。
芯片本身所含的微量放射性同位素会释放α粒子。
当α粒子击中处于敏感状态(处于关断状态)的晶体管漏区的时候,由于α粒子的电离效应,沿入射通路产生大量的电子和空穴对。
如图2-1所示,以反相器中的NMOS晶体管为例,当处于关断状态时栅极输入为低电平,漏极为高电平,衬底处于低电平,漏极和衬底之间的电场会将空穴作用衬底,电子被吸引到漏极,从而沿着入射通路产生一个由漏极流向衬底的电流脉冲。
从而,这个暂态的电流脉冲会在晶体管的输出端V1
产生可在电路中传播的电压脉冲,可能导致软失效的产生[8]。
图2-1反相器中关断NMOS受到软失效影响
宇宙射线中居于主导地位的成分是质子和中子,在轨道环境下以质子为主,在地面环境下以中子为主。
质子和中子引发软错误的机制与α粒子不同,它们的电离作用很弱,但是它们会与硅原子核发生非弹性碰撞,硅原子核会裂变成其它原子核并释放出α粒子。
碰撞产生的α粒子的电离效应很强,可以引发电路发生软失效[13]。
2.2软失效对电路的影响
2.2.1软失效对组合逻辑电路影响和消除方法
软失效会在电路中产生一个电压脉冲,如果发生在组合逻辑电路中,这些瞬态脉冲并不会对电路的稳态功能产生影响。
组合逻辑电路进过短暂的干扰之后,节点电压会回复到正常的逻辑值,这种发生在组合逻辑电路中的软失效成为单粒子瞬时现象(SingleEventTransient,简称SET)。
但是SET会沿着组合逻辑电路路径传递下去,如果传输到下级电路中的时序单元,会产生一个错误的逻辑值,影响时序电路功能。
为了消除组合逻辑电路中软失效对下级电路的影响,如图2-2所示的电路结构被提出[5]。
图2-2SET消除电路(SETFilteringCircuit)
图2-2所示的电路结构由1个延迟单元和2输入1输出的MOS电路(C-element电路)构成。
当组合逻辑电路不受到软失效影响时,2个输入的值是相同,此时C-element电路相当于一个反相器,输出组合逻辑电路节点的相反值。
当组合逻辑电路受到软失效影响产生SET时,组合逻辑电路的值经过延迟单元的作用后,使C-element的2个输入的值在电路受到SET影响的时间内不同,那么C-element输出在这段时间处于高阻态,保持之前的值不变,直至SET消失,从而使电路输出处于正确的逻辑值,消除传递SET的影响,保证下一级时序逻辑电路的正常工作。
2.2.2软失效对时序逻辑电路和存储器的影响
如果辐射粒子撞击锁存器或者触发器等时序单元,或者组合逻辑电路传来的SET瞬时脉冲被时序单元锁存,那么可能会导致存储信息发生错误,这种软失效称为单粒子翻转现象(SingleEventUpset,简称SEU)。
同理软失效也会发生在存储器中,导致存储信息异常,如果大规模存储阵列中多数单元发生错误,将给电路带来巨大影响[5,16]。
同时,由于工艺进步,电源电压和节点电容减小,根据公式Q=CV,则节点所能存储电荷数目也相应较少。
那么在存储单元中使存储节点发生翻转所需的临界电荷也减少,SEU的发生几率也大大增加[17]。
传统时序电路单元触发器、锁存器以及6管SRAM中的存储单元主要是2个耦合的反相器构成的双稳态电路,如图2-3所示。
由于2个反相器之间构成了正反馈电路,如果其中一个节点例如V0受到软失效影响从0变化到1,那么会使V1发生从1到0的变化,正反馈的电路机制会将状态的变化一直保持下去,从而改变存储单元的信息,在时序电路和存储器中发生错误。
图2-3双稳态存储单元的软失效影响
2.3本章小结
本章介绍了本文研究的理论知识,介绍了软失效产生来源和物理机制,分析了软失效对组合逻辑电路、时序逻辑电路以及存储器的影响。
事实上,在深亚微米和纳米技术时代,软失效已经是电路设计中必须考虑的问题。
传统的电路已经不能完全满足电路对于抗软失效的要求,新型的抗软失效电路的研究越来越显得必不可少。
第三章抗软失效电路简介
本章将介绍已有的时序逻辑电路和存储器中的抗软失效电路,分析这些电路的工作原理和抗软失效的机制,分析这些电路的优缺点。
抗软失效电路的主要思想包括:
(1)利用多余的冗余存储单元存储信息,使得其中一个单元受到软失效的影响不会改变电路的输出。
例如三重模块冗余技术。
(2)利用2个相同存储单元和输出控制电路,使得受到软失效影响时输出可以保持在高阻态,从而避免软失效的影响。
例如广泛应用的C-element输出级电路单元。
(3)利用施密特触发器增大噪声容限的特点,降低初始输入的软失效电路,使软失效电压位于2个阈值电压之间,消除软失效。
(4)改变电路中存储单元的结构,在存储单元中增加冗余存储节点,利用反馈机制防止软失效的发生。
例如DICE结构和Quatro-8T结构。
以下将分别详细介绍这些电路结构。
3.1三重模块冗余技术(TMR)电路
三重模块冗余技术(TMR)是最简单也是被广泛应用的一个SEU消除电路结构,其利用3个锁存器和一个选择器构成,如图3-1所示[5]。
图3-1TMR锁存器
根据图3-1所示,在锁存器的保持阶段,电路输出:
OUT=AB+AC+BC
在电路没有受到软失效的影响时,A=B=C,所以电路的输出可以简化成OUT=A=B=C,电路输出保持正常。
假设3个存储单元中的一个受到软失效的作用,是在锁存器保持阶段存储的值发生了翻转(假设是C),那么A=B=
,那么AC=BC=0且AB=A=B,所以锁存器的输出OUT=A=B,并没有受到软失效的影响,可以保证锁存器输出值的正确性。
但是TMR电路存在一定的局限性,首先TMR电路只能防止3个存储单元中的一个发生软失效的情况,如果3个单元中的2个或者更多发生状态的翻转,那么TMR电路无法有效的起到抗软失效的作用。
其次TMR电路虽然在过去应用广泛,但是其过大的面积开销和功耗损失导致在现阶段的应用价值大为降低。
3.2基于C-element的抗软失效电路
基于C-element的抗软失效电路是目前应用比较广泛的电路,其根本思想在于利用输出的高阻状态,使在软失效发生期间电路的输出值不变,从而防止软失效对电路的影响。
利用C-element构成的抗软失效锁存器如图3-2所示[6,15]。
其中C-element的电路结构已经在第二章的SET消除电路中有过介绍(图2-2)。
图3-2基于C-element的锁存器
电路处于正常工作状态,当CLK=1时,传输门TG1、TG2、TG3均处于导通的状态,反相器I2和I4处于断开的状态,同时在输出电路中M3和M4均处于断开状态,所以中间节点d1b和d2b不会传导到Q,此时D通过TG2传到Q,锁存器处于透明状态。
当CLK=0时,传输门TG1、TG2、TG3均处于关断的状态,I2和I4导通,此时I1和I2构成双稳态电路,同时I3和I4也构成双稳态电路。
内部节点d1b、d2b分别受I1、I2和I3、I4维持,同时M3和M4分别处于导通的状态。
在没有受到干扰的情况下d1b=d2b,输出电路可以看出一个反相器,从而在锁存器的保持阶段输出存储单元中的值。
当CLK=0时,假设电路中的d1节点受到软失效的影响,可能有2中情况。
(1)Q=1,因此d1b=d2b=0,d1=d2=1,此时M1和M2处于导通的状态,M5和M6处于关断的状态;
(2)Q=0,因此d1b=d2b=1,d1=d2=0,此时M1和M2处于关断状态,M5和M6处于导通的状态。
第一种情况下,d1b由于d1受到软失效影响发生从0到1的翻转,M1从导通变为关断状态,M5导通,这样从Q到VDD的原有通路被关断,使Q处于高阻态,不考虑节点电容的充放电,那么输出Q的值将保持原来的值不变。
第二种情况下,d1b发生从1到0的翻转,M1变为导通状态,M5为关断状态,从Q到GND的通路被关断,输出Q处于高阻态,同样可以有效的防止软失效对输出的影响。
但是我们要注意到,如果软失效产生于Q点,会在Q点产生一个脉冲,其中脉冲高度和脉冲时间取决于粒子撞击产生电荷量的多少。
同理如果粒子撞击n1-n4,那么也会在输出Q产生一个脉冲,使得输出受到影响。
图3-3由C-element构成抗SET和SEU锁存器
根据这节的讨论以及第二章关于SET的介绍,我们可以用C-element同时构成抗SET和SEU的锁存器,从而实现更好的抗软失效功能,如图3-3所示[5]。
当CLK=1时,锁存器处于透明状态,如果输入信号中本身包括了软失效引起的电压脉冲,那么经过C-element作用可以消除SET。
同理当CLK=0时,在锁存器的保持阶段,同样可以防止SEU,使输出处于一个正确的逻辑值。
3.3施密特触发器构成的抗软失效电路
施密特触发器有2个重要的特效。
(1)对于一个变化很慢的输入波形,在输出段有一个快速翻转的响应。
(2)施密特触发器的电压传输特性表明对正向和负向的输入信号有不同的开关阈值。
由低到高和由高到低翻转的开关阈值不尽相同。
如图3-4所示,施密特触发器可以把包含噪声的输入信号变为一个“干净”的输出信号[14]。
图3-4,施密特触发器的电压传输特性
如图3-4电路所示,施密特触发器的工作原理为:
假设输入最初为0,输出也为0。
反馈环路使PMOS管M4偏置在导通状态,而M3关断,输入信号等效连到一个反相器上。
该反相器以2个并联的PMOS管M2和M4作为上拉网络,以NMOS管M1作为下拉网络,这一反相器的等效晶体管比率为K1/(K2+K4),提高了开关的阈值电压。
反相器一旦切换,反馈环就关断M4并使M3导通。
加速翻转并产生一个斜率很陡的输出信号。
由高到低的翻转情况也类似,可以降低开关阈值。
以产生从0到1的软失效为例,由施密特触发器构成抗软失效电路的基本思想是:
先经过一级电压降低电路,使得产生的软失效的电压脉冲高度不超过Vth+。
利用施密特触发的电压传输特性:
对于正向变化的输入信号,只有输入信号的值超过阈值Vth+,才会发生输出电压从0到1的变化。
从而使脉冲高度小于施密特触发器正向阈值的软失效不会在输出端产生影响。
由施密特触发构成的抗软失效锁存器的电路如图3-5所示,电路由2个传输门和一个施密特触发器构成[9]。
图3-5施密特触发器构成的抗软失效锁存器
当CLK=1时,锁存器处于透明状态,输入信号经过TG1和施密特触发器传递到输出,如果输入信号包含SET,那么首先在进过TG1时,由于传输门中的MOS管所构成的RC网络的作用,会降低瞬时脉冲电压高度,再经过施密特触发器可以消除SET的作用,如图3-6所示[9]。
图3-6施密特触发器和传输门消除软失效的示意图
当CLK=0时,锁存器处于保持状态,TG1断开,TG2导通,与图3-6示意一致,如果在电路中发生软失效,经过施密特触发器和传输门作用后可以消除软失效,从而构成抗软失效的锁存器。
但是由施密特触发构成的抗软失效电路存在问题,对于器件尺寸的要求较高,第一级的传输门或者电压降低电路必须将产生瞬态脉冲电压降低到施密特触发器正向阈值电压Vth+以下,否则无法起到抗软失效的作用。
其中用传输门电路降低电压由于器件RC值不同,可能导致这一要求不能很好的实现。
而其他的电压降低电路的面积和功耗开销太大,导致基于施密特触发器的抗软失效电路的实际应用价值并不大。
3.4DICE存储单元
DICE(DualInter-lockedCell)存储单元的结构如图3-7所示,DICE存储单元有4个存储节点,可以有效的防止软失效发生,利用自身的反馈机制在存储单元内部真正的消除软失效[7]。
图3-7DICE结构单元
当正常工作时,DICE电路由2种情况。
(1)当A=1时,MN4处于导通状态,D=0,D=0使MP1导通,同时C=1,使MN2导通,B=0,MP3导通。
电路中存在的反馈机制使得A=C=1,B=D=0;
(2)当A=0时,MP2处于导通的状态,B=1,同时C=0使MP4导通,从而使D=1,电路中存在的反馈机制使得A=C=0,B=D=1。
在第一种情况下,假设A点受到软失效的影响,发生从1到0的翻转,那么MP2将处于导通的状态,B从0变化到1,但是C和D的存储状态并不会发生改变,D=0的值仍将是MP1导通,从而将A点电压重新充电到1,B=0,从而在存储单元内部消除软失效。
第二种情况,假设仍是A点受到软失效的影响,发生从0到1的翻转,与第一种情况类似,D的值会发生变化,但是由于B和C的值没有受到影响,MN1处于导通状态,将A点重新放电到0,回到最初的正确状态。
可见在DICE电路中无论4个节点中的哪个节点受到软失效的影响,都会存在不受影响的其余节点将其电压恢复到原理的值。
DICE的优势在于无论电路中MOS管的尺寸如何,存储单元都能利用自身的结构特点消除产生的SEU,从而起到抗软失效的作用。
为了更好的实现抗软失效的功能,可以将DICE存储单元和C-element结合起来,如图3-8所示,电路所实现的功能是锁存器[6]。
图3-8DICE和C-element构成的锁存器
用DICE代替了原来的双稳态电路,当CLK=1时,锁存器处于透明状态,D的值直接传输到输出Q。
当CLK=0时,锁存器处于保持阶段,通过DICE单元的B、D节点写入数据,通过A、C节点读出数据,如果DICE器件中的任意节点受到软失效的作用,那么通过DICE结构特点可以消除失效。
同时在软失效作用期间,DICE单元恢复正常状态需要一定时间,在恢复的过程中输出电路的C-element可以保证输出不会受到软失效的作用,使得锁存器抗软失效的能力得到进一步的加强。
3.5本章小结
本章重点介绍了三重冗余技术、基于C-element单元抗软失效电路,施密特触发器抗软失效电路和DICE存储单元4种比较常见的抗软失效电路以及构成的时序逻辑电路单元,当然除了这几种抗软失效电路外还有一些其他比较经典的电路结构,例如下文将重点分析的Quatro-8T存储单元。
通过对不同软失效电路的分析,我们可以发现虽然抗软失效实现的方式不尽相同,而且各自都具有优缺点,但是其核心的思想都是一致的,就是在电路中引入冗余的不受影响的单元或者存储节点,利用反馈或者电路的逻辑结构,用这些不受影响的节点去将发生了状态翻转的节点修正过来,从而消除软失效对电路的影响。
可以说这是目前的抗软失效电
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