集成触发器及其应用电路设计.docx
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集成触发器及其应用电路设计.docx
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集成触发器及其应用电路设计
华中科技大学
电子线路设计、测试与实验》实验报告
实验名称:
集成运算放大器的基本应用
院(系):
自动化学院
地点:
南一楼东306
实验成绩:
指导教师:
汪小燕
2014年6月7日
、实验目的
1)了解触发器的逻辑功能及相互转换的方法。
2)掌握集成JK触发器逻辑功能的测试方法。
3)学习用JK触发器构成简单时序逻辑电路的方法。
4)熟悉用双踪示波器测量多个波形的方法。
(5)学习用VerliogHDL描述简单时序逻辑电路的方法,以及EDA技术
、实验元器件及条件
双JK触发器CC40272片;
四2输入与非门CC40112片;
三3输入与非门CC40231片;
计算机、MAX+PLUSII10.2集成开发环境、可编程器件实验板及专用电缆
三、预习要求
(1)复习触发器的基本类型及其逻辑功能。
(2)掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T触发器的基本方法。
(3)按硬件电路实验内容(4)(5),分别设计同步3分频电路和同步模4可逆计数器电路。
四、硬件电路实验内容
(1)验证JK触发器的逻辑功能。
(2)将JK触发器转换成T触发器和D触发器,并验证其功能。
(3)将两个JK触发器连接起来,即第二个JK触发器的J、K端连接在一起,接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起,并输入1kHz正方波,用示波器分别观察和记录CPQ、Q的波形(注意它们之间的时序关系),理解2分频、4分频的概念。
(4)根据给定的器件,设计一个同步3分频电路,其输出波形如图所示。
然后组装电路,并用示波器观察和记录CPQ、Q的波形。
(5)根据给定器件,设计一个可逆的同步模4计数器,其框图如图所示。
图中,M为控制变量,当M=0时,进行递增计数,当M=1时,进行递减计数;Q、
Q为计数器的状态输出,Z为进位或借位信号。
然后组装电路,并测试电路的输入、输出波形。
五、实验结果及分析
5.1三分频电路
(1)根据三分频电路的功能,得到状态转换真值表如下:
—n
Qi
—n
Qo
_n1
Q1
_n1
Qo
J1
K1
J0
K0
0
0
0
1
0
1
0
1
1
0
1d
1「
1
0
0
0
1
1
得到激励方程:
K1
J0
K0
1
Q1
1
输出方程:
Q1n1
Q;Q0r
Q°n1
Q1Q
按照上述分析,
得到实验电路图如下:
(2)按照上述设计电路,插板实验得到示波器的图形如下:
(3)结果分析
从图上可以看出,同步三分频电路较好的将原输入信号的频率减为原来的1/3,且实现了状态真值表的功能。
5.2同步模4计数器
(1)功能简介
Qi、Qo为计数器状态,M为输入控制端,当M0时,进行递增计数,当
M1时,进行递减计数。
Z为输出进位或借位信号
(2)状态转换真值表
根据电路功能及JK触发器的性质,状态转换真值表如下:
Q1
Qo
M
Qn1
Qon1
Z
J1
K1
Jo
Ko
o
o
o
o
1
o
o
X
1
X
o
1
o
1
o
o
1
X
X
1
1
o
o
1
1
o
X
o
1
X
1
1
o
o
o
1
X
1
X
1
o
o
1
1
1
1
1
X
1
X
1
1
1
1
o
o
X
o
X
1
1
o
1
o
1
o
X
1
1
X
o
1
1
o
o
o
o
X
X
1
根据真值表作卡诺图化简得激励方程为:
Jo1
Ko1
J1QoMQoMQoMgQoM
K1J1
输出方程为:
ZQ1gQoMgQ1QoM
根据激励方程及输出方程,作出电路图如下:
(3)连接电路后,示波器观察Q「Q。
、Z的波形如下:
当M0时,波形实现了递增计数功能,触发方式选择下降,得到实验波形如下,
Q1,CP波形如下:
Q1,Q0波形如下:
Q1与进位退位信号Z波形如下:
当M1时,波形有递减计数功能,触发方式选择上升
Q1与Q0波形:
Q1与进位信号Z波形:
(4)注意事项
1.实验中需观察多个波形,故需选定某一波形为基准信号,其他信号通过与该信号比对判断结果是否错误。
2.注意示波器触发选项,为使触发器从“零”开始工作,需要选择触发设置的信号端及触发选项(上升、下降)。
3.同步模4技术实验连线较复杂,需准备足够导线及相应集成电路,连线时要有耐心。
5.3、十进制加减可逆计数器设计(附加实验题,未做)
设计方案
在十进制计数体制中,每位数都可能是0,1,2,,,9十个数码中的任意一个,且“逢十进一”。
根据计数器的构成原理,必须由四个触发器的状态来表示一位十进制数的四位二进制编码。
而四位编码总共有十六个状态。
所以必须去掉其中的六个状态,至于去掉哪六个状态,可有不同的选择。
这里考虑去掉1010〜1111六个状态,即采用8421BC[码的编码方式来表示一位十进制数。
8421BCD码异步十进制加计数器:
用JK主从触发器组成的一位异步十进制加计数器如图所示。
8.5.18421BCD码异步十遊制加计数器澎辑图⑹工作波形
1、电路结构:
由四个JK主从触发器组成,其中FF0始终处于计数状态。
Q0同时触发FF1和FF3,Q3反馈到J1,Q2Q1作为J3端信号。
2、工作原理:
(1)工作波形分析法由逻辑图可知,在FF3翻转以前,即从状态0000到0111为止,各触发器翻转情况与异步二进制递增计数器相同。
第八个脉冲输入后,四个触发器状态为1000,此时Q3=0,使下一个FF0来的负阶跃电压不能使FF1翻转。
因而在第十个脉冲输入后,触发器状态由1001变为0000,而不是1010,从而使四个触发器跳过1010〜1111六个状态而复位到原始状态0000,其工作波形
如图8(b)所示。
当第十个脉冲作用后,产生进位输出信号C0=Q3QQ
3、触发器在异步工作时,若有CP触发沿输入,其状态由特征方程确定,否
则维持原态不变。
这时触发器的特征方程可变为Qn+仁(JQn+KQn)Cp+QnCH,
其中CPJ=1表示有CP触发沿加入,CP=0表示没有CP触发沿加入。
所以可以写出以下状态方程:
c烬細皿师
JQi=^QiCPd
根据以上状态方程,即可列出计数器的状态转移表。
七、实验总结
1、本次实验有模3、模4两个实验,其中模3实验较简单,连线不复杂,模4实验连线较复杂。
模3实验可作为多波形观察方法的入手实验,为模4实验中的波形观察,示波器设置打基础。
在实验时,首先要注意示波器触发时的信号源,一般选为周期最长的信号。
其次,注意设置示波器触发方式,在递增计数时,选
择“下降触发”,在递减计数时,选择“上升触发”。
2、书到用时方恨少,事非经过不知难。
实验课的效率和理论课的扎实水平是正相关的,在实验中遇到问题时,如果理论课扎实,很快就能排除问题,如果理论课不扎实,就会不知从何入手排查。
课本上的永远是最简单的,不经过实践,
不能对知识形成强烈的印象。
课本上的几根毫不在意的导线,可能就是葬送自己实验的“陷阱”。
3、这个实验横跨五一,时间跨度可谓很长了。
只记得自己还有一个模四的实验没有验收,模三的实验还是比较简单的。
至于为什么在五一之前没有把模四的实验验收掉的原因现在看来,估计是当时哪里的一根线连错了,直接导致了Z的输出波形和参考的波形相差了四分之一个周期,再加上时间也不是很长了,于是就有了下次实验再验收的想法,现在看来,还是有点错误的。
五一之后的实验一样的不好做,之前的实验又没有验收,学习的压力也逐渐大了起来,感觉自己也比较吃力的,实验还是要好好做的。
老师的话也是为我们好的。
理论与实践的相互结合,其学习的效果是非常大的。
以后对每个实验都应该尽全力做好。
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- 关 键 词:
- 集成 触发器 及其 应用 电路设计