计算机学科专业基础综合组成原理存储器层次结构六.docx
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计算机学科专业基础综合组成原理存储器层次结构六
计算机学科专业基础综合组成原理-存储器层次结构(六)
(总分:
100.00,做题时间:
90分钟)
一、{{B}}单项选择题{{/B}}(总题数:
45,分数:
45.00)
1.下列关于存储系统层次结构的说法中,不正确的是______。
∙A.存储层次结构中,离CPU越近的存储器速度越快,价格越贵,容量越小
∙B.Cache-主存层次设置的目的是为了提高主存的等效访问速度
∙C.主存-辅存层次设置的目的是为了提高主存的等效存储容量
∙D.存储系统层次结构对程序员都是透明的
(分数:
1.00)
A.
B.
C.
D. √
解析:
此题考查的知识点:
存储系统层次结构的基本概念。
Cache-主存层次对所有程序员都是透明的。
主存-辅存层次只对应用程序员透明,对系统程序员不透明。
2.存储器的存取周期与存储器的存取时间的关系是______。
∙A.存取周期大于存取时间
∙B.存取周期等于存取时间
∙C.存取周期小于存取时间
∙D.存取周期与存取时间关系不确定
(分数:
1.00)
A. √
B.
C.
D.
解析:
此题考查存储器存取周期与存取时间的概念及其关系。
存取周期是存储器进行连续地读或写操作允许的最短时间间隔,存取时间是存储器进行一次读或写操作所需的平均时间。
3.以下几种存储器中,存取速度最快的是______。
∙A.Cache
∙B.寄存器
∙C.内存
∙D.光盘
(分数:
1.00)
A.
B. √
C.
D.
解析:
存储层次结构中,离CPU越近的存储器速度越快,价格越贵,容量越小。
寄存器就是离CPU最近的存储器。
4.属于易失性存储器的是______。
∙A.E2PROM
∙B.Cache
∙C.FlashMemory
∙D.CD-ROM
(分数:
1.00)
A.
B. √
C.
D.
解析:
易失性存储器包括Cache。
5.虚拟存储器理论上的最大容量取决于______。
∙A.辅存容量
∙B.主存容量
∙C.虚地址长度
∙D.实地址长度
(分数:
1.00)
A.
B.
C. √
D.
解析:
虚地址和实地址是虚拟存储器的两个基本概念,虚拟存储器的最大容量取决于虚地址长度,主存储器的最大容量取决于实地址长度。
6.下列存储保护方案中,不是针对“地址越界”访存违例的是______。
∙A.界限保护
∙B.键保护
∙C.环保护
∙D.设置访问权限位
(分数:
1.00)
A.
B.
C.
D. √
解析:
设置访问权限位是针对“访问越权”访存违例的。
7.下列关于DRAM刷新的说法中,错误的是______。
∙A.刷新是指对DRAM中的存储电容重新充电
∙B.刷新是通过对存储单元进行“读但不输出数据”的操作来实现
∙C.由于DRAM内部设有专门的刷新电路,所以访存期间允许进行刷新
∙D.刷新期间不允许访存,这段时间称为“访存死区(也叫死时间)”
(分数:
1.00)
A.
B.
C. √
D.
解析:
DRAM在访存期间不允许刷新。
8.下列关于ROM和RAM的叙述中,正确的是______。
∙A.CD-ROM实质上是ROM
∙B.Flash是对RAM的改进,可以实现随机存取
∙C.RAM的读出方式是破坏性读出,因此读后需要再生
∙D.只有DRAM读后需要刷新
(分数:
1.00)
A.
B.
C.
D. √
解析:
CD-ROM是光盘存储器,是一种机械式的存储器,与ROM有本质的区别,选项A错误。
Flash存储器是E2PROM的改进产品,虽然它也可以实现随机存取,但从原理上讲仍属于ROM,而且RAM是易失性存储器,选项B错误。
DRAM的读出方式并不是破坏性的,读出后不需再生,选项C错误。
SRAM采用双稳态触发器来记忆信息,因此不需要再生:
而DRAM采用电容存储电荷的原理来存储信息,只能维持很短的时间,因此需要再生,选项D正确。
9.下面是有关DRAM和SRAM存储器芯片的叙述:
Ⅰ.DRAM芯片的集成度比SRAM高
Ⅱ.DRAM芯片的成本比SRAM高
Ⅲ.DRAM芯片的速度比SRAM快
Ⅳ.DRAM芯片工作时需要刷新,SRAM芯片工作时不需要刷新
通常情况下,错误的是______。
∙A.Ⅰ和Ⅱ
∙B.Ⅱ和Ⅲ
∙C.Ⅲ和Ⅳ
∙D.Ⅰ和Ⅳ
(分数:
1.00)
A.
B. √
C.
D.
解析:
DRAM的集成度高于SRAM,SRAM的速度高于DRAM,可以推出DRAM的成本低于SRAM。
SRAM芯片工作时不需要刷新,DRAM芯片工作时需要刷新。
随机存储器RAM可分为静态和动态两种。
SRAM由6个MOS管组成一个记忆单元,它的存取速度快,但集成度低,功耗也较大;DRAM由4个MOS管或单个MOS管组成一个记忆单元,它的集成度高,功耗小,但存取速度慢。
DRAM是靠MOS电路中的栅极电容来存储信息的,栅极电容上的电荷数目会随着时间推移逐步泄漏,因此每隔一定的时间必须向栅极电容补充一次电荷,这个过程称为刷新。
10.下列关于DRAM刷新的说法中,错误的是______。
∙A.刷新操作按行进行,一次刷新一行中的全部存储单元
∙B.刷新所需的行地址由DRAM内部的刷新计数器(行地址生成器)给出
∙C.集中刷新的“死时间”要大于异步刷新的“死时间”
∙D.分散刷新方式同样存在“死时间”
(分数:
1.00)
A.
B.
C.
D. √
解析:
分散刷新方式不存在死时间。
11.下列关于Cache的说法中,正确的是______。
∙A.采用直接映像时,Cache无需考虑替换问题
∙B.如果选用最优替换算法,则Cache的命中率可以达到100%
∙C.Cache本身的速度越快,则Cache存储器的等效访问速度就越快
∙D.Cache的容量与主存的容量差别越大越好
(分数:
1.00)
A. √
B.
C.
D.
解析:
由于主存块是在不命中时被装入Cache,所以Cache命中率不可以达到100%。
命中率比Cache本身速度对Cache的等效访问速度影响更大。
12.“小端次序”的机器上,四字节数据12345678H按字节地址由小到大依次存在为______。
∙A.12345678H
∙B.56781234H
∙C.34127856H
∙D.78563412H
(分数:
1.00)
A.
B.
C.
D. √
解析:
此题考查小端次序的基本概念。
13.为了提高访问主存中信息的速度,要求“信息按整数边界存储(对齐方式存储)”,其含义是______。
∙A.信息的字节长度必须是整数
∙B.信息单元的存储地址是其字节长度的整数倍
∙C.信息单元的字节长度必须是整数
∙D.信息单元的存储地址必须是整数
(分数:
1.00)
A.
B. √
C.
D.
解析:
此题考查“信息按整数边界存储”的概念。
14.某存储系统中,主存容量是Cache容量的1024倍,Cache被分为8个块,当主存地址和Cache地址采用直接映像方式时,地址映射表的大小应为______。
(假设不考虑一致维护位。
)
∙A.6×1025bits
∙B.8×10bits
∙C.6×1024bits
∙D.8×11bits
(分数:
1.00)
A.
B.
C.
D. √
解析:
由于Cache被分为8个块,那么Cache:
有8行,采用直接映像,一行相当于一组。
故该标记阵列每行存储1个标记项,其中主存标记项为10bits(210=1024,是Cache容量的1024倍,那么就是地址长度比Cache长10位),加上1位有效位,即为8×11bits。
15.下面说法中正确的是______。
∙A.有了稳定的地址和写入的数据,再有了片选信号才能给出写命令,以便保证无误的写操作
∙B.有了稳定的地址与片选信号才可以读
∙C.信号应有一定的持续时间,以保证读写操作得以正常完成
∙D.以上说法都正确
(分数:
1.00)
A.
B.
C.
D. √
解析:
存储器读写操作时,地址信号、片选信号、读写命令、读出的数据或写入的数据,它们之间在时序配合上要满足以下这些条件:
有了稳定的地址与片选信号才可以读;有了稳定的地址和写入的数据,再有了片选信号才能给出写命令,以便保证无误的写操作。
此外,这些信号应有一定的持续时间,以保证读写操作得以正常完成。
16.虚拟存储器中的页表有快表和慢表之分,下面关于页表的叙述中正确的是______。
∙A.快表与慢表都存储在主存中,但快表比慢表容量小
∙B.快表采用了优化的搜索算法,因此查找速度快
∙C.快表比慢表的命中率高,因此快表可以得到更多的搜索结果
∙D.快表采用高速存储器件组成,按照查找内容访问,因此比慢表查找速度快
(分数:
1.00)
A.
B.
C.
D. √
解析:
快表采用的是相联存储器,而不是依赖搜索算法来查找的,而慢表通常是依赖于查找算法,故选项A和B错误。
快表的命中率有可能高于慢表,但快表仅是慢表的一个部分拷贝,不能得到比慢表更多的结果,因此选项C错误。
17.已知Cache命中率H=0.98,主存比Cache慢4倍,已知主存的存取周期为200ns,Cache/主存的效率是______。
∙A.0.92
∙B.0.94
∙C.0.96
∙D.0.98
(分数:
1.00)
A.
B. √
C.
D.
解析:
R=Tm/Tc=4;Tc=Tm/4=50ns;E=1/[R+(1-R)H=1/[4+(1-4)×0.98]=0.94。
18.已知Cache命中率H=0.98,主存比Cache慢4倍,已知主存的存取周期为200ns,平均访问时间是______。
∙A.125ns
∙B.75ns
∙C.55ns
∙D.53ns
(分数:
1.00)
A.
B.
C.
D. √
解析:
R=Tm/Tc=4;Tc=Tm/4=50ns;Ta=Tc/E=Tc×[4-3×0.98]=50×1.06=53ns。
19.CPU执行一段程序时,Cache完成存取的次数为3800次,主存完成存取的次数为200次,已知Cache存取周期为50ns,主存为250ns,那么Cache/主存系统的效率为______。
∙A.86.3%
∙B.87.2%
∙C.83.3%
∙D.85.5%
(分数:
1.00)
A.
B.
C. √
D.
解析:
命中率H=Nc/(Nc+Nm)=3800/(3800+200)=0.95;主存慢于Cache的倍率:
r=tm/tc=250ns/50ns=5;访问效率:
e=1/[r+(1-r)H]=1/[5+(1-5)×0.95]=83.3%。
20.下列关于Cache和虚拟存储器的叙述中,正确的是______。
∙A.当Cache没有命中时,会引起处理器切换进程,以更新Cache中的内容
∙B.当虚拟存储器失效(如缺页)时,处理器将会切换进程,以更新主存中的内容
∙C.Cache和虚拟存储器由硬件和操作系统共同实现,对应用程序员均是透明的
∙D.虚拟存储器的容量等于主存和辅存的容量之和
(分数:
1.00)
A.
B. √
C.
D.
解析:
Cache失效与虚拟存储器失效的处理方法不同,Cache完全由硬件实现,不涉及软件端,而虚拟存储器由硬件和OS共同完成,缺页时才会发出缺页中断,故选项A错误,选项B正确,选项C错误。
在虚拟存储器中,主存的内容只是辅存的一部分内容,故选项D错误。
21.影响高速缓存命中率的因素有______。
Ⅰ.每次与内存交换信息的单位量Ⅱ.Cache的容量
Ⅲ.Cache结构Ⅳ.不同映像方式Ⅴ.主存的大小
∙A.Ⅰ、Ⅱ、Ⅲ、Ⅳ
∙B.Ⅰ、Ⅱ和Ⅲ
∙C.Ⅰ、Ⅲ和Ⅳ
∙D.只有Ⅰ
(分数:
1.00)
A. √
B.
C.
D.
解析:
影响Cache命中率的因素有以下几点:
(1)Cache的容量:
更大的Cache容量,对提高命中率是有好处的,而容量达到一定大小之后,再增加其容量对命中率的提高并不明显。
(2)Cachelinesize(每次与内存交换信息的单位量):
Cache在命中的情况下,可以在0等待状态快速向CPU提供指令和数据,而一旦不命中,CPU就必须到主存去取信息,会增加几个等待状态。
所以为减少访问内存的次数,可通过每次到内存取信息时不是以一个字为单位,而是以几个字在主存与Cache之间实现信息传送。
Cachelinesize太大,会减慢本次完成传送的进度,还可能出现Cache中太多信息而不被CPU使用,造成费时费资源。
(3)多级的Cache结构:
在已有Cache存储器系统之外再增加一个容量更大的Cache,此时第一级Cache中保存的信息第二级Cache中也保存,CPU访问第一级Cache出现缺失时就去访问第二级Cache。
若两个Cache命中率为90%,两个合起来的命中率为99%,所以不可再增加第三级Cache。
(4)不同映像方式:
全相联映像方式很难实用,直接映像方式命中率略低,多路组相联映像方式性能/价格比更好。
22.设某按字节编址的计算机已配有00000H~07FFFH的ROM区,地址线为20位,现再用16K×8位的RAM芯片构成剩下的RAM区08000H~FFFFFH,则需要这样的RAM芯片______片。
∙A.61
∙B.62
∙C.63
∙D.64
(分数:
1.00)
A.
B. √
C.
D.
解析:
RAM区的地址范围为00001000000000000000~11111111111111111111,由此可知RAM区的大小为31×32KB,(31×32KB)/16KB=62。
23.下列关于相联存储器的说法中,错误的是______。
∙A.相联存储器指的是按内容访问的存储器
∙B.在实现技术相同的情况下,容量较小的相联存储器速度较快
∙C.相联存储器结构简单,价格便宜
∙D.在存储单元数目不变的情况下,存储字长变长,相联存储器的访问速度下降
(分数:
1.00)
A.
B.
C. √
D.
解析:
相联存储器的基本概念。
24.下列关于DRAM和SRAM的说法中,错误的是______。
Ⅰ.SRAM不是易失性存储器,而DRAM是易失性存储器
Ⅱ.DRAM比SRAM集成度更高,因此读写速度也更快
Ⅲ.主存只能由DRAM构成,而高速缓存只能由SRAM构成
Ⅳ.与SRAM相比,DRAM由于需要刷新,所以功耗较高
∙A.Ⅱ、Ⅲ和Ⅳ
∙B.Ⅰ、Ⅲ和Ⅳ
∙C.Ⅰ、Ⅱ和Ⅲ
∙D.Ⅰ、Ⅱ、Ⅲ和Ⅳ
(分数:
1.00)
A.
B.
C.
D. √
解析:
SRAM和DRAM都属于易失性存储器,掉电就会丢失,故Ⅰ错误。
SRAM的集成度虽然更低,但速度更快,因此通常用于高速缓存Cache,故Ⅱ错误。
主存可以用SRAM实现,只是成本高,故Ⅲ错误。
与SRAM相比,DRAM成本低、功耗低,但需要刷新,故Ⅳ错误。
25.某机字长32位,主存容量1MB,按字编址,块长512B,Cache共可存放16个块,采用直接映射方式,则Cache地址长度为______。
∙A.11位
∙B.13位
∙C.18位
∙D.20位
(分数:
1.00)
A. √
B.
C.
D.
解析:
主存地址中除去主存字块标记的部分就是Cache地址,结构如下所示:
主存字块标记
Cache地址
而Cache地址的格式如下图所示:
块号
块内地址
其中,块长512B,主存按字(32位)编址,512B/4B=128=27,即块内字地址7位;Cache共可存放16个块,采用直接映射方式,24=16,即Cache字块地址4位。
故Cache地址共4+7=11位,选A。
26.在Cache和主存构成的两级存储体系中,Cache的存取时间是100ns,主存的存取时间是1000ns。
如果希望有效(平均)存取时间不超过Cache存取时间的15%,则Cache的命中率至少应为______。
∙A.90%
∙B.98%
∙C.95%
∙D.99%
(分数:
1.00)
A.
B.
C.
D. √
解析:
设Cache命中率为a,则(1000+100)(1-a)+100a≤115,解得a≥0.985,故至少为99%。
27.下列关于Cache写策略的论述中,错误的是______。
∙A.全写法(写直达法)充分保证Cache与主存的一致性
∙B.采用全写法时,不需要为Cache行设置“脏位/修改位”
∙C.写回法(回写法)降低了主存带宽需求(即减少了Cache与主存之间的通信量)
∙D.多处理器系统通常采用写回法
(分数:
1.00)
A.
B.
C.
D. √
解析:
采用全写法时,主存-Cache数据始终一致,被替换的Cache行不必写回主存,所以不需要为Cache行设置“修改位”。
对安全性、可靠性要求高,不允许有主存-Cache数据不一致现象发生的计算机系统,它的Cache必须采用全写法。
28.假定用若干个8K×8位的芯片组成一个32K×32位的存储器,则地址41FOH所在芯片的最大地址是______。
∙A.0000H
∙B.4FFFH
∙C.5FFFH
∙D.7FFFH
(分数:
1.00)
A.
B.
C. √
D.
解析:
用8K×8位的芯片组成一个32K×32位的存储器,每行中所需芯片数为4,每列中所需芯片数为4,各行芯片的地址分配如下:
第一行(4个芯片并联):
0000H~1FFFH第二行(4个芯片并联):
2000H~3FFFH第三行(4个芯片并联):
4000H~5FFFH第四行(4个芯片并联):
6000H~7FFFH故,地址为41FOH所在芯片的最大地址即5FFFH。
29.某机器采用四体低位交叉存储器,现分别执行下述操作:
(1)读取6个连续地址单元中存放的存储字,重复80次;
(2)读取8个连续地址单元中存放的存储字,重复60次;
则
(1)、
(2)所花时间之比为______。
∙A.1:
1
∙B.2:
1
∙C.4:
3
∙D.3:
4
(分数:
1.00)
A.
B.
C. √
D.
解析:
假设存储器的存取周期为T:
在
(1)的情况下,连续读取6个存储字需时T+(6-1)×(T/4)=2.25T,但存放连续字中第一个字的存储器需到3T时间后才能进行下一轮读取,故
(1)共需时3T×(80-1)+2.25T=239.75T。
在
(2)的情况同理,一轮读取需时T+(8-1)×(T/4)=2.75T,但开始下一轮读取需3T时间后,故
(2)共需时3T×(60-1)+2.75T=179.75T。
综合上述分析,
(1)、
(2)所花时间之比约为4:
3。
30.某计算机的存储系统由Cache-主存系统构成,Cache的存取周期为10ns,主存的存取周期为50ns。
在CPU执行一段程序时,Cache完成存取的次数为4800次,主存完成的存取次数为200次,该Cache-主存系统的效率是______。
(设Cache和主存不能同时访问。
)
∙A.0.833
∙B.0.856
∙C.0.958
∙D.0.862
(分数:
1.00)
A. √
B.
C.
D.
解析:
命中率=4800/(4800+200)=0.96,平均访问时间=0.96×10+(1-0.96)×(10+50)=12ns,故效率=10/12=0.833。
31.某机字长32位,主存容量1MB,按字编址,块长512B,Cache共可存放16个块,采用直接映像方式,则Cache地址长度为______。
∙A.11位
∙B.13位
∙C.18位
∙D.20位
(分数:
1.00)
A. √
B.
C.
D.
解析:
主存地址中除去tag(主存字块标记)的部分就是Cache地址。
其中,块长512B,主存按字编址,512B/(4B/W)=128W=27W,即块内字地址7位。
Cache共可存放16个块,采用直接映像方式,24=16,即Cache字块地址4位。
故Cache地址共4+7=11位,选项A正确。
32.n体(模n)交叉编址存储器在______时,其存取带宽是单体存储器的n倍。
∙A.连续访存的n个地址是针对同一个存储模块
∙B.任何情况下都能
∙C.连续访存的n个地址是针对不同的存储模块
∙D.任何情况下都不能
(分数:
1.00)
A.
B.
C. √
D.
解析:
此题考查n体(模n)交叉编址存储器的特性。
33.设有主存-Cache层次的存储器,其主存容量1MB,Cache容量16KB,每字块有8个字,每字32位,采用直接地址映像方式。
若主存地址为35301H,且CPU访问Cache命中,则该主存块在Cache的第______字块中(Cache起始字块为第0字块)。
∙A.152
∙B.153
∙C.154
∙D.151
(分数:
1.00)
A. √
B.
C.
D.
解析:
主存地址35301H对应的二进制为00110101001100000001,现在要分析该地址中哪些位是Cache块内地址、主存字块标记和Cache字块地址。
低位是块内地址,每个字块8个字,一个块内有25B(每字32位),所以低5位表示字块内地址。
主存字块标记为高6位(1MB÷16KB=64=26),其余010011000即为Cache字块地址,对应的十进制数为152。
34.双端口存储器在______发生访问冲突。
∙A.左端口与右端口同时被访问的情况下
∙B.同时访问左端口与右端口的地址码不同的情况下
∙C.同时访问左端口与右端口的地址码相同的情况下
∙D.任何情况下都不
(分数:
1.00)
A.
B.
C. √
D.
解析:
此题考查双端口存储器的特性。
35.下列关于双端口存储器和交叉存储器的叙述中,正确的是______。
∙A.双端口存储器两个端口使用同一组地址线、数据线和读写控制线,同时访问同一区间、同一单元。
∙B.双端口存储器当两个端口同时访问相同的地址码时必然会发生冲突
∙C.高位多体交叉存储器的设计依据了程序的局部性原理
∙D.高位四体交叉存储器可能在一个存储周期内连续访问四个模块
(分数:
1.00)
A.
B.
C.
D. √
解析:
双端口RAM的两个端口具有2组相互独立的地址线、数据线和读写控制线,因此可以同时访问同一区间、
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- 计算机 学科专业 基础 综合 组成 原理 存储器 层次 结构