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VGA彩条信号发生器.docx
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VGA彩条信号发生器
IC课程设计报告(前端)
设计题目:
VGA彩条信号发生器
专业
班级
学号
学生姓名
2013年7月23日
一、概述
1.1EDA简介
EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度。
回顾近30年电子设计技术发展历程,可将EDA技术分为三个阶段。
(1)七十年代为CAD阶段,人们开始用计算机辅助进行IC版图编辑、PCB布局布线,取代了手工操作,产生了计算机辅助设计概念。
(2)八十年代为CAE阶段,与CAD相比,除了纯粹的图形绘制功能外,又增加了电路功能设计和结构设计,并且通过电气连接网络表将两者结合在一起,实现了工程设计,这就是计算机辅助工程的概念。
CAE的主要功能是:
原理图输入,逻辑仿真,电路分析,自动布局布线,PCB后分析。
(3)九十年代为ESDA阶段,尽管CAD/CAE技术取得了巨大的成功,但并没有把人从繁重的设计工作中彻底解放出来。
在整个设计过程中,自动化和智能化程度还不高,各种EDA软件界面千差万别,学习使用困难,并且互不兼容,直接影响到设计环节间的衔接。
基于以上不足,人们开始追求:
贯彻整个设计过程的自动化,这就是ESDA即电子系统设计自动化。
目前的EDA产业正处在一场大变革的前夕,对更低成本、更低功耗的无止境追求和越来越短的产品上市压力正迫使IC供应商提供采用0.13μm或以下的千万门级的系统芯片,而这些系统芯片的高复杂性设计更加依赖于EDA供应商提供全新的设计工具和方法以实现模拟前后端、混合信号和数字电路的完全整合。
然而,这些新的需求为当代EDA工具和设计方法带来了不少新的挑战与机会。
例如,如何在工艺上防止模拟电路与数字电路之间的干扰;现有的大部份EDA工具最多只能处理百万门级设计规模,随着IC设计向千万门级以上规模发展,现有EDA工具和方法必须进行升级。
如何融合各EDA供应商的工具,以便向IC设计界提供更高效能和更方便的RTL-to-GDSII或Conc-ept-to-GDSII整合设计环境;为保证深亚微米(0.13μm或以下)和更低内核工作电压(1.8V或以下)时代的信号完整性和设计时序收敛,必须采用新的设计方法。
半导体工艺的每一次跃升都促使EDA工具改变自己,以适应工艺的发展;反过来EDA工具的进步又推动设计技术的发展。
可以说EDA工具是IC设计产业的背后推手。
系统芯片(SOC)正在迅速地进入主流产品的行列。
由此引发的“芯片就等于整机”的现象,将对整个电子产业形成重大的冲击。
种种迹象表明,整个电子产业正在酝酿着一场深刻的产业重组,这将为许多新兴的企业提供进入这一行业的最佳。
1.2VGA视频显示原理
1.2.1VGA显示原理
VGA(VideoGraphicsArray)作为一种标准的显示接口得到了广泛的应用。
VGA在任何时刻都必须工作在某一显示模式下,其显示模式分为字符显示模式和图形显示模式,而在应用中讨论的都是图形显示模式。
VGA的图形模式分为三类:
CGA,EGA兼容的图形模式;标准VGA图形模式;VGA扩展图形模式,后两种图形模式统称为VGA图形模式。
文中基于标准VGA模式来实现。
工业标准的VGA显示模式为:
640×480×16×60。
常见的彩色显示器一般由阴极射线管(CRT)构成,彩色由GRB(GreenRedBlue)基色组成。
显示采用逐行扫描的方式解决,阴极射线枪发出电子束打在涂有荧光粉的荧光屏上,产生GRB基色,合成一个彩色像素。
扫描从屏幕的左上方开始,从左到右,从上到下,逐行扫描,每扫完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT、对电子束进行消隐,每行结束时,用行同步信号进行行同步;扫描完所有行,用场同步信号进行场同步,并使扫描回到屏幕的左上方,同时进行场消隐,并预备进行下一次的扫描。
1.2.2VGA信号时序
图2.1VGA行扫描时序图
图2.2VGA场扫描时序图
图2所示是计算机VGA(640×480,60Hz)图像格式的信号时序图。
图2中,V_sync为场同步信号,场周期TVSYNC=16.683ms,每场有525行,其中480行为有效显示行,45行为场消隐期。
场同步信号Vs中每场有1个脉冲,该脉冲的低电平宽度tWV=63μs(2行)。
场消隐期包括场同步时间tWH、场消隐前肩tHV(13行)、场消隐后肩tVH(30行),共45行。
行周期THSYNC=31.78μs,每显示行包括800点。
其中,640点为有效显示区,160点为行消隐期(非显示区)。
行同步信号Hs中每行有一个脉冲,该脉冲的低电平宽度tWV=3.81μs(即96个DCK);行消隐期包括行同步时间tWH,行消隐前肩tHC(19个DCLK)和行消隐后肩tCH(45个DCLK),共160个点时钟。
复合消隐信号是行消隐信号和场消隐信号的逻辑与,在有效显示期复合消隐信号为高电平,在非显示区域它是低电平。
1.2.3VGA时序信号产生模块
VGA时序信号产生模块包括行点数计数器h_cnt、场行数计数器v_cnt、行同步产生状态机h_state和场同步产生状态机v_state等。
其中,行点数计数器是800进制计数器,场行数计数器是525进制计数器。
行同步状态机h_state有h_video,h_front,h_sync,h_back四种状态,它根据行点数计数器的计数值来进行状态转换;场同步状态机v_state有v_video,v_Front,v_sync,v_Back四种状态,它根据场行数计数器的计数值来进行状态翻转。
这两个状态机的状态转移图分别如图3和图4所示。
当行状态机h_state复位时,即进入h_video状态,它对应每行的有效显示区域。
行计数器h_cnt对25MHz的点时钟进行计数,当行计数器h_cnt的计数值到达639时,行同步状态机即进入行消隐前肩h_front状态;当h_cnt的计数值为663时,行同步状态机进入行同步状态h_sync,此时,行同步信号Hs输出低电平。
当h_cnt的计数值为759时,状态机即进入行消隐后肩h_back状态;当行状态机为h_front,h_sync,h_back状态时,行消隐信号输出低电平。
当h_cnt的计数值为799时,行同步状态机进人h_video状态,同时,行计数器的同步复位信号为高电平,使行计数器复位。
场状态机v_state开始时进入v_video状态,对应每场的有效显示行,场计数器v_cnt的计数值每行加1。
当场计数器的计数值到达479时,场状态机翻转,进入场消隐前肩v_ront状态;当v_cnt的值为497时,状态机v_state进入场同步状态v_sync,场同步信号Vs此时输出低电平;当v_cnt的值为499时,状态机v_state进入场消隐后肩v_back状态;当v_cnt的值为524时,状态机v_state又翻转进入v_video状态,同时输出高电平到场计数器v_cnt的同步清零端使其清零。
当场状态机v_state的状态为v_Front,v_sync,v_Back三种状态时,场消隐信号输出低电平,其余时刻为高电平。
行、场消隐信号的逻辑与即为复合消隐信号。
1.2.4VGA彩条信号产生模块
彩条信号产生模块包括了彩条模式控制、竖彩条发生和横彩条发生等三个模块。
竖彩条发生模块根据行点数器h_cnt的计数值来产生彩条,其流程图如图5所示。
它对行点数计数器的数值进行判断,每80条竖线生成一种竖彩条,共8种竖彩条横彩条发生模块与竖彩条发生模块相似。
它根据场行数计数器v_cnt的计数值来产生横彩条,流程图如图6所示。
每60条扫描线为一个彩条宽度,共8种横彩条模式。
计数器mode的值又决定着输出彩条信号的类型,当mode为0时,输出的彩条为竖彩条;当mode为1时,输出的彩条横彩条。
1.3CPLD器件介绍
CPLD是ComplexProgrammableLogicDevice的缩写,它是有最早的PLD器件发展形成的高密度可编程逻辑器件,它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点。
CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。
其基本设计方法是借助集成开发软件平台,用原理图、硬件描述语言等方法,生成相应的目标文件,通过下载电缆(“在系统”编程)将代码传送到目标芯片中,实现设计的数字系统。
许多公司都开发出了CPLD可编程逻辑器件。
比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品。
如Altera公司的MAXII器件,就是其极具代表性的一类CPLD器件,是有史以来功耗最低、成本最低的CPLD。
MAXIICPLD基于突破性的体系结构,在所有CPLD系列中,其单位I/O引脚的功耗和成本都是最低的。
Altera公司的MAX7000A系列器件是高密度、高性能的EPLD,它是基于第二代MAX结构,采用CMOSEPROM工艺制造的。
该系列的器件具有一定得典型性,其他结构都与此结构非常的类似。
它包括逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和IO控制部分。
由于大多数CPLD是基于乘积项的“与或”结构,故适合设计组合逻辑电路。
图1.4本次采用的CPLD芯片顶层图
4.4系统原理图
图1.5系统原理图
二、设计方案
2.1图像信号产生模块的设计
产生图像信号的核心器件采用Altera公司的MAXⅡCPLD芯片EPM240T100C5。
它具有240个逻辑单元。
典型等价宏单元192个。
最大用户I/O数80个。
器件中用户闪存比特数8192,能够被配置来支持多种操作模式,包括RAM、ROM、FIFO及单口和双口模式。
MAXⅡ器件具有高级外部存储器接口,允许设计者将外部单数据率(SDR)SDRAM,双数据率(DDR)、SDRAM和DDRFCRAM器件集成到复杂系统设计中,而
不会降低数据访问的性能。
并且还具有两个可编程锁相环(PLL)和八个全局时钟线,能提供时钟管理和频率合成,实现最大的系统功能。
根据VGA显示原理,图象信号产生器的主要功能是:
产生时序驱动信号HS、VS及VGA彩色图象编码信号,同时在正确的时序控制下,输出ROM中的象素数据至显示器的VGA接口,进行图象显示。
FPGA内部电路原理结构如图4。
本文利用Altera公司QuartusⅡ9.0开发平台,遵循自顶向下的设计方法,针对各功能模块,采用VHDL语言对FPGA器件编程,产生HS和VS扫描时序信号及各种图象信号。
图3.1CPLD内部结构原理框图
2.2VGA接口设计
VGA显示器与FPGA间通过VGA接口连接。
VGA接口是一种D型接口,上面共有15针空,分成三排,每排五个。
其中,除了2跟NC(NotConnect)信号、3根显示数据总线和5个GND信号,比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。
VGA接口中彩色分量采用RS343电平标准。
RS343电平标准的峰峰值电压为1V。
VGA接口是显卡上应用最为广泛的接口类型,多数的显卡都带有此种接口。
有些不带VGA接口而带有DVI(DigitalVisualInterface数字视频接口)接口的显卡,也可以通过一个简单的转接头将DVI接口转成VGA接口,通常没有VGA接口的显卡会附赠这样的转接头。
目前大多数计算机与外部显示设备之间都是通过模拟VGA接口连接,计算机内部以数字方式生成的显示图像信息,被显卡中的数字/模拟转换器转变为R、G、B三原色信号和行、场同步信号,信号通过电缆传输到显示设备中。
对于模拟显示设备,模拟CRT显示器,信号被直接送到相应的处理电路,驱动控制显像管生成图像。
而对于LCD、DLP等数字显示设备,显示设备中需配置相应的A/D(模拟/数字)转换器,将模拟信号转变为数字信号。
在经过D/A和A/D2次转换后,不可避免地造成了一些图像细节的损失。
从图VGA接口信号定义可以看到,普通VGA主要包含5个信号,分别是三基色信号(R、G、B)、行同步信号(HS)、场同步信号(VS)。
在用FPGA控制VGA显示时,可采用简易连接方法,将VGA接口的6、7、8、9、10脚接在一起作为地1、2、3引脚分别接红、绿蓝信号,13脚接同步,14脚接场同步信号。
2.3VerilogHDL程序代码
//VGA彩条信号发生器源代码
/*引脚定义
Clock50MHz:
输入时钟,采用50MHz;
key:
彩条选择信号,为"00"时显示竖彩条,为"01"时显示横彩条,其他情况显示棋盘格;
rgb:
输出三基色;
hs:
行同步信号;
vs:
场同步信号。
*/
modulecolor(clock50MHz,key,rgb,hs,vs);
inputclock50MHz;
input[1:
0]key;
outpuths,vs;
output[2:
0]rgb;
reghs,vs,clock;
reg[2:
0]rgb,rgbx,rgby;
reg[9:
0]hcnt,vcnt;
parameterh_Ta=96,h_Tb=40,h_Tc=8,h_Td=640,h_Te=8,h_Tf=8,h_Tg=800;
parameterv_Ta=2,v_Tb=25,v_Tc=8,v_Td=480,v_Te=8,v_Tf=2,v_Tg=525;
always@(posedgeclock50MHz)//2分频,得到25MHz的频率
begin
clock<=~clock;
end
always@(posedgeclock)//行计数800
begin
if(hcnt==h_Tg-1)
hcnt<=0;
else
hcnt<=hcnt+1;
end
always@(negedgehs)//场计数525
begin
if(vcnt==v_Tg-1)
vcnt<=0;
elsevcnt<=vcnt+1;
end
always@(posedgeclock)//时钟clock为25MHz
begin
if(hcnt<=h_Ta-1)
hs<=0;//产生行同步信号
else
hs<=1;
end
always@(vcnt)
begin
if(vcnt<=v_Ta-1)
vs<=0;//产生场同步信号
else
vs<=1;
end
always@(posedgeclock)
begin//竖彩条(说明显示的位置及颜色)
if(hcnt<=h_Ta+h_Tb+h_Tc-1)
rgbx<=3'b000;//黑色
elseif(hcnt<=h_Ta+h_Tb+h_Tc+80-1)
rgbx<=3'b001;//红
elseif(hcnt<=h_Ta+h_Tb+h_Tc+160-1)
rgbx<=3'b010;//绿
elseif(hcnt<=h_Ta+h_Tb+h_Tc+240-1)
rgbx<=3'b100;//蓝
elseif(hcnt<=h_Ta+h_Tb+h_Tc+320-1)
rgbx<=3'b101;//青
elseif(hcnt<=h_Ta+h_Tb+h_Tc+400-1)
rgbx<=3'b110;//粉
elseif(hcnt<=h_Ta+h_Tb+h_Tc+480-1)
rgbx<=3'b000;//黑
elseif(hcnt<=h_Ta+h_Tb+h_Tc+560-1)
rgbx<=3'b011;//黄
elseif(hcnt<=h_Ta+h_Tb+h_Tc+640-1)
rgbx<=3'b111;//白
else
rgbx<=3'b000;
if(vcnt<=v_Ta+v_Tb+v_Tc-1)
rgby<=3'b000;/*横彩条(说明显示的位置及颜色)*/
elseif(vcnt<=v_Ta+v_Tb+v_Tc+60-1)rgby<=3'b001;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+120-1)rgby<=3'b010;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+180-1)rgby<=3'b100;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+240-1)rgby<=3'b101;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+300-1)rgby<=3'b110;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+360-1)rgby<=3'b111;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+420-1)rgby<=3'b011;
elseif(vcnt<=v_Ta+v_Tb+v_Tc+480-1)rgby<=3'b111;
elsergby<=3'b000;
end
always@(key)
beginif(key==2'b00)rgb<=rgbx;
elseif(key==2'b01)rgb<=rgby;
elseif(key==2'b10)rgb<=(rgbx+rgby);
elsergb<=(rgbx-rgby);
end
endmodule
三、运行结果与分析
通过QuartusII软件,我们进行了仿真,其仿真波形如下图:
图6.1
图6.2
图6.3
四、心得与体会
课程设计结束了,通过这次课程设计,我更加扎实的掌握了如何熟练的运用QuartusII编程软件、如何用软件进行仿真的知识,在设计的过程中也遇到了不少的问题,比如彩条顺序位置不正确,引脚设置不正确等,不过经过思考修改以及和老师同学们的讨论都一一得到了解决,基本达到了在实践中检验所学知识的目的。
古人有云:
“过而能改,善莫大焉”。
说的就是错误并不可怕,人类能不断的进化发展,靠的便是一个个错误,在错误面前不骄不躁,不断思考,不断改正,才能不断的获取新的知识。
虽然改正错误的过程是冗长而艰辛的,但是在改正错误的过程中我也发现了成功的真谛,用汗水浇灌收获的果实才是最令人感觉幸福而满足的。
遇到困难也需迎难而上,披荆斩棘,诗云:
“不经一番寒彻骨,那得梅花扑鼻香。
”如果中途荒废,那样便永远不可能成功,以后步入社会仍然适用。
我认为这次课程设计不仅仅充实我的专业知识,更重要的是教给我很多学习的方法以及处事的道理,而这是以后最实用的。
在步入社会以后,也要勇于接受社会的挑战,实践总结,再实践,再总结,在这个循环的过程中不断的充实自己,提高自身,实现个人的不断进步。
从理论到实践,在这段日子里,可以说得是苦多于甜,但是可以学到很多很多的东西,同时不仅可以巩固了以前所学过的知识,而且学到了很多在书本上所没有学到过的知识。
通过这次课程设计使我懂得了理论与实际相结合是很重要的,只有理论知识是远远不够的,只有把所学的理论知识与实践相结合起来,从理论中得出结论,才能真正为社会服务,从而提高自己的实际动手能力和独立思考的能力。
在设计的过程中遇到问题,可以说得是困难重重,但可喜的是最终都得到了解决。
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