定时器的设计与实现 学士毕业论文.docx
- 文档编号:6176393
- 上传时间:2023-01-04
- 格式:DOCX
- 页数:47
- 大小:381.72KB
定时器的设计与实现 学士毕业论文.docx
《定时器的设计与实现 学士毕业论文.docx》由会员分享,可在线阅读,更多相关《定时器的设计与实现 学士毕业论文.docx(47页珍藏版)》请在冰豆网上搜索。
定时器的设计与实现学士毕业论文
定时器的设计与实现
摘要
伴随着当今信息和自动化技术的发展,数字控制技术广泛应用于工业生产当中,计算机控制中常需要定时的数据读取、信号输出、和屏幕刷新等操作,特别是精度要求高的控制系统和数据采集系统,更要求精确的定时操作。
因此必须采用一种新的定时器设计方法来代替传统的定时器设计方法,以更好地满足系统的高精度定时要求。
本文工作重点在于结合松下公司的需求,进行定时器的整体设计和各子模块的具体实现。
本文首先介绍课题背景、意义、国内外定时器及芯片设计的现状及内容。
阐述VerilogHDL语言、APB总线和Modelsim工具的相关知识。
其次,研究和分析传统定时器的原理,结合定时精度的需求,提出一种合理的定时器设计方案,包括定时器的总体设计方案、定时器的各模块设计方案。
基于该设计方案,用VerilogHDL语言实现定时器各模块的功能。
其中定时器的核心模块包含前置分频器、轻功能定时器组和多功能定时器。
在实现轻功能定时器组时,对其级联功能进行改进和优化,使其结构更紧凑,灵活性更高。
最后基于Modelsim进行功能仿真,通过对波形的分析,得出该定时器能很好地满足客户需求。
关键词定时精度;数据读取;级联;数据捕获
Thedesignandimplementationoftimer
Abstract
Alongwithtoday'sinformationandautomationtechnology,digitalcontroltechnologyiswidelyusedinindustrialproduction,thecomputer-controlledoftenneedsreaddatabydefinitetime,thedefinitetimesignaloutput,anddefinitetimescreenrefreshoperation,etc.,especiallyinhigh-precisioncontrolsystemsanddataacquisitionsystems,moreprecisetimingrequirementsoftheoperation.Itisnecessarytoadoptanewdesignmethodofthetimertoreplacethetraditionaldesignmethodstobebettermeetwiththesystemrequirementsofhighprecisiontiming.ThispaperfocusesontheworkofcombiningtheneedsofPanasoniccompany,theoveralldesignofthetimerandtheconcreterealizationofsub-modules.
Firstly,thesubjectofthebackground,significance,thequooftimerandthechip’sdesigningbothathomeandabroadisintroducedinthisthesis.ExpoundinVerilogHDLlanguage,APBbusandtherelevantknowledgeaboutModelsimtools.Secondly,accordingtotheresearchandanalysisoftheprinciplesoftraditionaltimer,combinedwiththedemandforprecisiontiming,giveoutareasonabletimerdesign,includingtheoveralldesign,thetimermodulesdesign.Basedonthedesign,useVerilogHDLtoimplementthefunctionsofthetimermodules.Thetimercoremodulesincludepre-dividertimer,light-functiontimergroupandmulti-functiontimer.Alongwiththeimplementationofthelight-functiontimergroup,someimprovementsandoptimizationshavebeendoneinthisthesis.Accordingtotheimprovementandoptimization,itsstructureismorecompact,andhasahigherflexibility.
Finally,basedontheModelsimtools’functionalsimulationandwaveformanalysisofthetimer,thetimercanbeverywellcontentwiththecustomers’needs.
Keywordstimingaccuracy;dataread;cascade;datacapture
不要删除行尾的分节符,此行不会被打印
摘要I
AbstractII
第1章绪论1
1.1课题背景及意义1
1.2国内外研究现状2
1.3主要研究内容4
第2章相关知识介绍5
2.1VerilogHDL语言简介5
2.2APB总线简介5
2.3Modelsim工具简介7
2.4本章小结8
第3章定时器的总体设计9
3.1框架设计9
3.1.1端口分类9
3.1.2信号列表9
3.2定时器内部的模块划分10
3.3定时器各功能模块的设计及功能描述11
3.3.1前置分频器11
3.3.2轻功能定时器组12
3.3.3多功能定时器13
3.4本章小结15
第4章定时器的各模块实现16
4.1前置分频器16
4.1.1功能描述及时序分析16
4.1.2工作模式图16
4.1.3内部寄存器描述17
4.2轻功能定时器组19
4.2.1功能描述及时序分析19
4.2.2工作模式图19
4.2.3内部寄存器描述20
4.3多功能定时器22
4.3.1功能描述及时序分析22
4.3.2工作模式图23
4.3.3内部寄存器描述24
4.4定时器外围模块27
4.4.1定时器顶层模块28
4.4.2定时器测试模块28
4.5本章小结28
第5章定时器的功能仿真和结果分析29
5.1前置分频器29
5.2轻功能定时器组30
5.3多功能定时器32
5.4本章小结33
结论35
致谢36
参考文献37
附录38
千万不要删除行尾的分节符,此行不会被打印。
在目录上点右键“更新域”,然后“更新整个目录”。
打印前,不要忘记把上面“Abstract”这一行后加一空行
第1章绪论
1.1课题背景及意义
人类最早使用的定时工具是沙漏或水漏,但在钟表诞生发展成熟之后,人们开始尝试使用这种全新的计时工具来改进定时器,达到准确控制时间的目的。
1876年,英国外科医生索加取得一项定时装置的专利,用来控制煤气街灯的开关。
它利用机械钟带动开关来控制煤气阀门。
起初每周上一次发条,1918年使用电钟计时后,就不用上发条了。
定时器确实是一项了不起的发明,使相当多需要人控制时间的工作变得简单了许多。
人们甚至将定时器用在了军事方面,制成了定时炸弹,定时雷管。
现在的不少家用电器都安装了定时器来控制开关或工作时间。
结合Verilog语言的特点,本文提出一种基于有限状态机的通用定时器的设计方法,并在Modelsim中进行仿真及测试,经测试表明该设计的定时精度达到纳秒级,脉冲间相对延时可大于200μs,可以很好地满足系统性能要求。
本方法具有结构简单紧凑、可靠性高、精度高等优点。
随着计算机技术的发展,电子产品的性能越来越优越,电路设计也越来越复杂。
通用电子元器件的更新越来越频繁,这就迫使电子工程师不断地了解和掌握新的电子元器件的功能和性能不断地跟踪市场通用电子元器件生产和开发的动态以适应自己系统电路设计开发的需要。
通用电子元器件大多是一些功能比较完整和通用的集成电路,如Intel825lA等可编程控制器,其功能都比较强大,在设计时通常会采用这一类的集成电路,以达到简化系统设计的目的。
但是,在大多数情况下的设计只是应用到这些电路一部分功能而不是全部功能,另外,随着超大规模集成电路技术的发展,人们对电子产品的体积和重量要求越来越苛刻,迫使设计人员不断地减小产品电路的尺寸,因此采用传统的选择通用元器件来构成系统硬件电路的方法,已经越来越不能满足系统设计的需要。
目前大量出现并广泛使用的现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)给设计师们提供了设计手段。
国际上较为流行的设计方法是采用硬件描述语言VHDL、VerilogHDL等来设计数字集成电路。
本文整个定时器的设计,是在东软公司已经完成的项目基础上,对设计SPEC内容和源代码等信息进行整合,依次进行系统级设计、APBbusmaster实现、定时器各模块设计,并通过测试平台对其功能进行测试。
定时器设计过程将会按照以下的几点原则进行:
1.需求驱动
定时器设计是需求驱动的产物。
在东软公司定时器设计项目中,始终要以满足客户需求、保质保量、按时提交项目为基本出发点,来进行该项目实施。
2.围绕功能
定时器功能的实现是本项作用核心内容,在定时器的设计中采用功能模块划分的方式,在各功能模块相对独立的基础上,进行定时器的定时、分频、级联、比较和捕获等功能的实现。
3.逐步扩展
由于本设计中的定时器复杂程度高,为减少项目风险,在建设过程中采用原型迭代法,即首先建立定时器中的最核心的部分,即定时器各功能模块的实现,并随着项目进展,不断展开阶段计划和迭代计划。
4.合理性
定时器项目整合东软公司现有资料,采用VerilogHDL进行RTL级设计和仿真及其功能测试,结合现有的设计经验和编码规范,将系统的安全性、稳定性、技术成熟性、系统可扩展性都考虑在设计之中,满足定时器设计的合理性要求。
5.可行性
关于东软公司LSI研发中心定时器的设计,采用最先进的设计理念,进行定时器的设计,采用业界最成熟的开发模式,并关注行业发展,使得定时器的设计符合可行性、可拓展性的特色
1.2国内外研究现状
随着信息和自动化技术的发展,数字控制技术广泛应用于工业生产当中,计算机控制中常需要定时的数据读取、信号输出、和屏幕刷新的操,特别是精度要求高的控制系统和数据采集系统,更要求精确的定时操作。
定时器的常规设计方法主要有以下几种:
1.利用现成的定时器如DS1302等来实现定时,但需要用单片机编好程序进行调用,常称为硬件定时器。
控制系统中常常在实现定时中断、延时控制、定时扫描功能时用到用硬件完成的定时器,一般可以用通用计数器来实现,如广泛使用的8253PIT、8254PIT等。
2.利用55定时器进行定时,这类定时器精度低,脉冲周期由外接的电阻和电容决定,常用语旋转灯光控制等;
3.用软件来实现定时,通常利用单片机或多媒体或PLC内部的定时器,常称为软件定时器。
如微软公司提供的基于Windows操作系统的软件开发工具VisualC++提供的软件定时器,如Windows定时器、多媒体定时器和软硬件结合的定时器。
目前也有尝试采用可编程逻辑器件FPGA/CPDL设计定时器,这类定时器优点是密度高,功耗低,速度高,可进行任意次数的编程,并在工作中可以快速编程,实现板级和系统级的动态配置。
集成电路的设计是基于半导体材料的电子电路的创新活动。
1948年,美国科学家弗来明(Fralning)等三位科学家在贝尔实验室发明了晶体三极管,开创了电子电路技术发展的新纪元。
自1962年诞生了具有4个逻辑门集成在一个芯片上的小规模集成电路(SmanscaleIntegration)以来,集成电路技术得到了日新月异的发展。
60年代末,70年代初因特尔公司成功开发了微处理器(MPU:
MicroProcessingUnit)芯片,MPU丰富的指令系统满足了应用电子系统的不同需求,促进集成电路技术发展到了一个新的阶段。
80年代,随着集成电路产品制造成本的不断下降和设计自动化技术及其工具的长足发展激发了系统设计工程师自己设计专用电路的设想,以弥补标准集成电路或通用集成电路产品功能“不足或过剩”的缺陷,从而推动专用集成电路的发展。
80年代末,90年代初又发展了OTP(oneTimeProgram)为代表的用户自编程集成电路,在这个阶段中,硬件是通用的,软件是专用的。
我国集成电路设计作为一个独立的产业形态始于02世纪09年代,到目前为止该产业在全国主要形成了以下4大发展区域:
以北京、天津为中心的京津地区,并包括辽宁、河北等周边地区,是集成电路设计业发展最早的地区之一,2002年该地区集成电路设计企业及机构达10家;以上海为中心的长江三角洲地区,是目前集成电路设计实力最强的地区之一,2002年该地区集成电路设计企业及机构超过200家;以广州、深圳、珠海为中心的珠江三角洲地区,是全国集成电路发展最快的地区之一;该地区集成电路设计业的最大特色是与整机系统厂家的紧密结合,如国微电子与深圳先科、爱思科与TCL、中兴集成电路与中兴通讯等,所以该地区的设计企业初步实现了真正意义上的产业化;西部地区,该地区起步晚,但是中国的人才培养基地。
近几年,我国集成电路设计业得到了长足发展,国产芯片产量不断增长,到2002年止,设计业产值达到21.6亿元,同时还有一批具有自主知识产权、高技术含量的产品问世,例如智能IC卡、通讯特殊专用IC(Asic)),以及32位CPU等。
国外集成电路设计已经发展到片上系统技术SOC(SystemnoChi)P,把CPU、外围设备、接口、网络连接等都设计在同一块芯片上。
美国早在1997年再次组织修订半导体技术发展蓝图;日本在1996年开始实施“超尖端电子技术”开发计划,主要开发2005一2010年之间的半导体器件,磁存储和显示器。
电子技术的发展,特别是专用集成电路(ASCI)设计技术的日趋进步和完善,推动了数字系统的迅猛发展。
传统的“固定功能集成块+连线”的设计方法已不能够满足实际需要,根据系统功能要求利用计算机辅助设计自上而下的逐层完成描述,设计出速度快、体积小、重量轻、功耗小的集成电路已经成为趋势。
传统硬件电路设计中常常采用自底向上设计的方法。
自底向上设计首先定义子模块,进行子模块的具体设计,然后根据系统要求将各个功能子模块合成,以完成硬件电路的总体设计。
利用VerilogHDL语言,采用这种自上而下(TOP一DOWN)的设计方法,首先定义设计得总体要求,自上而下地将一个大的系统设计分解为若干个可操做的子模块,每个子模块完成特定的逻辑功能,并且可以对这些模块分别进行编译和模拟仿真,由于设计的主要模拟仿真是在高层上实现的,所以能及早地发现系统中的错误并改正之,提高设计的效率。
这在数字集成电路的设计中己经逐渐被认识和应用。
1.3主要研究内容
本文主要工作是结合东软集团现有技术得情况下完成松下公司实际项目定时器的设计与实现,本文重点围绕一下几点工作进行:
定时器得研究现状分析及其意义、相关知识的学习及介绍、定时器的框架设计、定时器各模块具体分析及实现、定时器基于modelsim的功能仿真及验证。
根据以上工作可以将本文主要章节安排如下:
1.介绍该课题的背景和实际意义,并对定时器设计及集成电路设计进行概要叙述;
2.对定时器设计和功能仿真及验证过程中用到的知识和工具进行简单的总结和介绍;
3.对定时器进行总体的叙述和功能分析,并针对各功能进行模块划分和进行总体的设计;
4.对定时器各主要模块进行其功能分分析,并在modelsim软件平台中,利用VerilogHDL语言设计并实现各个模块;
5.按照各主要功能点对定时器进行功能仿真及验证。
第2章相关知识介绍
2.1VerilogHDL语言简介
VerilogHDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。
数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。
VerilogHDL语言具有下述描述能力:
设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
所有这些都使用同一种建模语言。
此外,VerilogHDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。
VerilogHDL语言不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此,用这种语言编写的模型能够使用Verilog仿真器进行验证。
语言从C编程语言中继承了多种操作符和结构。
VerilogHDL提供了扩展的建模能力,其中许多扩展最初很难理解。
但是,VerilogHDL语言的核心子集非常易于学习和使用,这对大多数建模应用来说已经足够。
当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言。
那时它只是一种专用语言。
由于他们的模拟、仿真器产品的广泛使用,VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。
在一次努力增加语言普及性的活动中,VerilogHDL语言于1990年被推向公众领域。
OpenVerilogInternational(OVI)是促进Verilog发展的国际性组织。
1992年,OVI决定致力于推广VerilogOVI标准成为IEEE标准。
这一努力最后获得成功,Verilog语言于1995年成为IEEE标准,称为IEEEStd1364-1995。
2.2APB总线简介
APB桥单元将系统总线传输转换为APB传输,并执行以下功能:
1.锁住地址并在传输时保持。
2.对地址译码并生成外围选择信号,PSELx。
一次传输时只有一个选择信号激活。
3.在写传输时,将数据驱动到APB上。
4.在读传输时,将数据从APB驱动到系统总线上。
5.为传输生成一个时序滤波信号,PENABLE。
APBslave接口是非常灵活的。
对于写传输,数据在以下两点时可被锁定:
1.在PSEL为高,PCLK的任一上升沿。
2.在PSEL为高,PENABLE的上升沿。
选择信号PSELx,地址PADDR,写信号PWRITE可以组合起来决定哪个寄存器应当被写操作更新。
对于读传输,数据可在PWRITE为低,且同时PSELx与PENABLE为高时被驱动到数据总线上。
同时PADDR用于决定哪个寄存器应当被读。
需要注意的是各功能点的激励信号要考虑全并且满足时序关系。
APB读写时序图,主要展示了APB总线进行读写操作时,其主要信号之间得时序关系。
Writetransfer,写入数据时APB总线的时序关系如图2-1所示。
图2-1APB写操作时序图
Readtransfer,读出数据时APB总线的时序关系如图2-2所示。
图2-2APB读操作时序图
2.3Modelsim工具简介
ModelSim具备强大的模拟仿真功能,在设计、编译、仿真、测试、调试开发过程中,有一整套工具供你使用,而且操作起来极其灵活,可以通过菜单、快捷键和命令行的方式进行工作。
ModelSim的窗口管理界面让用户使用起来很方面,它能很好的与操作系统环境协调工作。
ModelSim的一个很显著的特点就是它具备命令行的操作方式,类似于一个shell有很多操作指令供你使用,给人的感觉就像是工作在Unix环境下,这种命令行操作方式是基于Tcl/Tk的,其功能相当强大,这需要在以后的实际应用中慢慢体会。
ModelSim的功能侧重于编译、仿真,不能指定编译的器件,不具有编程下载能力。
不象Synplify和MAX+PLUS II可以在编译前选择器件。
而且ModelSim在时序仿真时无法编辑输入波形,不象MAX+PLUS II可以自行设置输入波形,仿真后自动产生输出波形,而是需要在源文件中就确定输入,如编写测试台程序来完成初始化、模块输入的工作,或者通过外部宏文件提供激励。
这样才可以看到仿真模块的时序波形图。
另外对于Synplify来说,也只具有编译能力,但是比MAX+PLUS II可编译的verilog的内容要多,所以常常可以现在Synplify下编译,生成编译文件再送到MAX+PLUS II中使用。
ModelSim还具有分析代码的能力,可以看出不同的代码段消耗资源的情况,从而可以对代码进行改善,以提高其效率。
ModelSim的主要结构:
ModelSim的主窗口(Main window)包括菜单栏、工具栏、工作区和命令行操作区。
在工作区可以显示Project Tab、Library Tab、Sim Tab(显示Load Design、Hierarchical Structure);在命令行操作区,可以用命令提示符的方式进行编译、仿真设计,同时打开其他窗口。
在菜单栏View下可以打开,source window、list window、wave window、structure window、signal window、dataflow window、process window、viarables window等窗口,用来测试仿真、调试仿真。
由此也可以看出该软件具有强大的仿真设计能力,它提供的工具很多。
在帮助菜单里有SE的帮助文件和Tcl的帮助文件,是学用ModelSim很好的帮手。
2.4本章小结
本章主要进行了定时器相关知识的介绍和简单总结,其中包括:
VerilogHDL语言简介、APB总线简介、Modelsim工具的简单介绍,经过这些相关知识的学习和总结,为定时器的设计和项目实施打下了坚实的理论基础。
第3章定时器的总体设计
3.1框架设计
3.1.1端口分类
通过图3-1总体上可以把定时器对外的端口类型归分为两类:
控制类型端口和数据端口。
CPU对定时器的所有操作均通过这两种类型的端口。
控制端口允许CPU对模式寄存器写入命令并装载数据寄存器,其余对内部寄存器的存取均通过数据端口。
图3-1定时器与外部接口图
3.1.2信号列表
本小节主要介绍了定时器总体对外部得信号,并对其作用进行了简单描述和总结,如表3-1所示。
现在,企业要想在竞争中取胜,获得更大的收益,至关重要的是,必须利用计算机和网络技术、数据仓库技术,深层次地挖掘、分析当前和历史的生产业务数据,以及相关环境的相关数据,自动快速获取其中有用的决策信息,为企业提供快速、准确和方便的决策支持。
通过对企业相关环境的数据进行多角度、多层次的分析,以使企业的决策者及时掌握企业的运行情况和发展趋势,
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 定时器的设计与实现 学士毕业论文 定时器 设计 实现 学士 毕业论文