Cadence使用问题收集.docx
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Cadence使用问题收集.docx
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Cadence使用问题收集
Cadence使用(V16.2)----问题收集
2010-12-0813:
36
1、allegro16.2版本如何显示焊盘过孔
allegro默认设置是不显示通孔焊盘的钻孔的,看起来很不习惯,如图
我找遍了display菜单里面的各项设置,均没能实现。
如何才能显示呢?
可以通过菜单setup--->designparameters...进入设置框,选display标签
勾选displayplatedholes选项 apply ok就可以了
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2、倒角方式有两种:
圆角和45度角。
其菜单命令分别为:
Manufacture=>Dimension/Draft=>Chamfer和Manufacture=>Dimension/Draft=>Fillet。
在命令状态下,选中想要倒角的2个边,然后就会自动生成要求的倒角了。
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Q:
从orcad导入NET后,在ALLEGRO中,place->,有的元件不能放进PCB中,怎么回事?
A:
首先:
请检查,元件封装是否正确,封装所用焊盘是否对应
其次:
检查对应元件在原理图和PCB封装PIN的个数,标号是否一致;如:
封装24pin,原理图只加了20或者更少(电源、地最容易忘记;还有不用的nc管脚也必须在原理图上做上);还有就是封装是1、2、3顺序 而原理图是2、3、4,总之原理图与封装的不一致会造成元件不能调入
最后:
检查元件放置时,元件属性参数是否设置过大,已经超出图纸的大小允许放置区域。
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Q:
如何使用orcad的off-page连接功能
A:
1、给打算实现页间连接的网络添加off-page连接端(菜单place---->off-pageconnecter...),并标注网络;
2、建议先执行以下编号标注(Tools->annotate->packaging:
action->addincrem.....)
3、然后给你的off-page添加页码,(Tools->annotate->packaging:
action->addintersheetreference);
其他,一律默认即可;执行完后,注意看log;有错误及时修改
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Q:
orcad生成网络表#1Warning[ALG0047]"No_connect"propertyonPin"****"***Connectingpintonet***
出现如此告警如何解决?
A:
ALG0047,这个警告基本可以忽略;造成这个问题的原因是,设计之初先对器件相关的管脚上加上'X'(也就是NC符号),更新设计的过程又对管脚做了连接处理;但是后面的连接处理没有去掉管脚的NC属性,不信的话把那个管脚上的net删掉看看。
解决办法很简单,对这些管脚再做一次NC
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#19Warning[ALG0051]Pin"VCC"isrenamedto"VCC#37"aftersubstitutingillegalcharactersinPackageMT29F2G16AABWP,U10:
SCHEMATIC1,EBI0_MEMORY(101.60,154.94).
#20Warning[ALG0051]Pin"VCC"isrenamedto"VCC#12"aftersubstitutingillegalcharactersinPackageMT29F2G16AABWP,U10:
SCHEMATIC1,EBI0_MEMORY(101.60,154.94).
#21Warning[ALG0051]Pin"VSS"isrenamedto"VSS#13"aftersubstitutingillegalcharactersinPackageMT29F2G16AABWP,U10:
SCHEMATIC1,EBI0_MEMORY(101.60,154.94).
#22Warning[ALG0051]Pin"VSS"isrenamedto"VSS#25"aftersubstitutingillegalcharactersinPackageMT29F2G16AABWP,U10:
SCHEMATIC1,EBI0_MEMORY(101.60,154.94).
#23Warning[ALG0051]Pin"VSS"isrenamedto"VSS#48"aftersubstitutingillegalcharactersi
nPackageMT29F2G16AABWP,U10:
SCHEMATIC1,EBI0_MEMORY(101.60,154.94).
#24Warning[ALG0016]PartName"MT48LC16M16A2TG_TSOP54_MT48LC16M16A2P-75IT"isrenamedto"MT48LC16M16A2TG_TSOP54_MT48LC16".
Q:
orcad生成网络表生成出现大量的上面的提示错误,如何解决?
A:
经分析,发现出现这种告警的pin都是电源和地(确切的说都是power的属性管脚);后经查证,造成这样的现象的原因是:
orcad中制作元件封装时,orcad支持power属性的pin使用同样的名称,但是allegro不支持,所以会造成生成网络表提示告警;只要把这些pin名称改成不一样,如vcc1,vcc2...gnd1,gnd2....就可以了(看来使用cadence最好不要命名同样的管脚名称啊)
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最近在生成网络表时,出现了一条错误:
#17Error [ALG0049]PinNumber
"N1"specifiedin"NC"propertyalsofoundonPinNC1ofPackage*****
反复检查均无异状
其中N1是BGA封装的一个pin,NC1是该pin的pin的名称,表示无需连接的一个pin;设置如下图
后来吧pin的名称改为NC4,甚至删掉重新添加,均存在同样错误,百思不得其解!
折腾了一天多,无意中打开了元件的属性,发现里面有一个NC属性,值定义为NC1,联系起来,顿时起疑,随让该属性显示出来,随见区别
随即删掉NC属性,updatecache,之后重新生成网表,问题依然!
!
我觉得已经找到了问题的根源,为什么还是不行?
因为该元件是直接从别人原理图中导出的从来没怀疑有问题
接下来发现使用“partmanage”功能有问题,后来找了些资料,发现需要配置odbc数据库,这样问题就很复杂了,没办法从库更新文件(不知道为什么删除元件重新调入也不行---这里不理解);正要放弃的时候,无意中发现通过菜单edit--->part可以进入元件编辑,然后直接保存更新,总算解决问题!
!
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Q:
在pcb设计过程中,经常会因为实际需要,会涉及元件重叠或者距离很近;这样会造成“cc”DRC检测错误,如何解决呢?
A:
造成这些问题的主要原因是因为封装制作过程中palace_bound_top(bottom)的空间一般设置比元件稍大,这样就造成pcb中palace_bound_top(bottom)区域的重叠,系统会产生DRC错误;所以可以通过修改封装的palace_bound_top(bottom)区域为合适大小,即可达到目的;另外一种办法是关闭系统的packagetopackage的DRC功能,具体*作:
菜单 setup--->constraints---->modes.... designmode标签,吧packagetopackage的DRC功能设置为off即可(其他类似功能均可实现),
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Q:
如何在allegro16.2里面隐藏显示 覆铜或shape ,以便看起走线来更方便直观?
A:
此问题翻遍display--->color.....都没能找到答案;后来想到了通孔显示的问题(参考1楼);终于在setup里面得到解决:
进入菜单setup---->userprefreence.....进入display-----shape_file树形菜单,按照下图设置即可;
记得需要显示的时候再改过来!
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做元件怎么改放好的焊盘编号?
A:
打开Pin_Number层,用Edit-->Text来修改。
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在Allegro16.2中怎么设置特殊规则区(andanarea)?
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