英寸晶圆微米逻辑制程工艺.docx
- 文档编号:7574217
- 上传时间:2023-01-25
- 格式:DOCX
- 页数:16
- 大小:732.15KB
英寸晶圆微米逻辑制程工艺.docx
《英寸晶圆微米逻辑制程工艺.docx》由会员分享,可在线阅读,更多相关《英寸晶圆微米逻辑制程工艺.docx(16页珍藏版)》请在冰豆网上搜索。
英寸晶圆微米逻辑制程工艺
8英寸晶圆0.18微米逻辑制程工艺
品圓(Wafti)的生产主要分为前中后段.阿段主要是针对罄件的生产工艺.包括扩战.离子江入、徴影.蚀刻、快速执处理、化学气相沉积等工艺:
通常所说的0・18微米是对于柵极的尺寸而言的,白器件主雯是山场效应笛MOS),二扱管.三极管.业阻和电容等构成“
中段是从作为I欢姆楼触的硅优金属 对丁忻段工艺的界宦丄塑足从ILD之石的援触孔(Contact)到城后的探护毘它起到了从器件的生产到打线(Bonding)之间的桥猱的作用*随看匸艺的先进程度和电端的复杂程度不同.金属布线的层数也会越来越多.0.18iS[米逻辑产品务采用缶厲层的金属布迪 2.1双阱CMOS器件形成工艺流稈 首光人耨介绍祎片的准备,腫辑产品一般采用轻挥杂p型砕片•品向为<100>.在进入真庄和关的器件形咸匚艺之前,还有道我们称之为零层的工艺*由丁集成电路足由很多层电路童迭组成的,需要用到二}儿层掩模版,闵此必须保还毎一层罐模版的光刻崔机台型有可以柞为对齐的塵”匕零层工艺会产生腐个林准貉构,英住品圆上的位冒及汨: 血踐ru也“晶肚词则准备口乍克成石开启进入真正的制件形成工艺- SIEFrlnt 口ifyi/wM ■POMII ■All ■H>rk^ ■RIOCBMAll 图: >1晶园零/z;M^R置及尺意图 2.1.1场区隔离及平坦化 0.18做米逻辑产品采用的场区隔离为浅槽隔离STI(ShallowTench Isolation)oft先热氧化,形成缓冲层,从而减少下一步淀积氮化硅在硅农面造成的丿代力,随后化学气相淀积氮化硅,作为浅沟隔离的半坦化停止层。 在进行笫一次光刻1询,还要淀枳一层氮氧化硅,其主要作用是降低氮化硅的反射率,任光刻时有效控制关键尺寸.接下来以有源区AA(ActiveArea)的掩模版.通过光刻把有源区的图案•转移到晶関卜••接着以干式蚀刻把无光刻胶保护的氮氧化硅、氮化硅及热氧化形成的缓冲层从晶片表面除去,形或隔离川的沟榊囚,如閤2-2所示。 图2-2ST】隔离示童图 在挖开隔离的沟槽之后,算是第一个阶段的I: 佑完成•接下来进行浅沟榊隔离的第二个阶段.也足重头戏,即二氧化硅的沟境。 在沟填之询,通常先把晶片送入热炉管內,以高温氧化的方式在沟菜的衣而上生t成尼二敦化琏,并称之为衬底氧化层(LinerOxiclc),如图2・3所示。 这一步工艺的日的主要冇两个: 一是修补因为干式蚀刻所造成的沟榊表面的损伤;二是借助硅的热氣化把沟榊卜.端的角落予以圆化,我们称之为角缘圆化(CornerRoimding)。 图2-3牛长衬底氧化层肩STI隔离示盘图 穽成沟椚衬底氧化层的成KZ后・接下来进疔沟松的埴允.这个步强郴是便用化学气相淀积CVD(ChemicalVaporDeposition)来完戚.对于0.18微米逻辑产品,我们采用沟填能力口好的合i密度竽离子体HDP(HighDensityPlasma)C\'D方法,通过沉积/蚀刻/沉积的原理完成沟椚的填充⑶。 按若逬行一次高温回火的处刖,把CVD沉积的&0? (二氧化辞)的密度以及该沉积膜的质届提升,以易于后续工艺的进行。 沟槽填充完毕后.不同的有源区之卜.会留有不同面积的SiOi,而面积越大,趙不容易彼后续的T•坦化工艺研磨掉。 对于上述问题,上要增加一层掩模版工艺流程,采用蚀刻法來解决。 共上旨足,在有源区面积较大的地方,光刻工艺后会被曝光显彩而露出来.然后以辿刻方式把犬块的去除掉,东总图如2~4•而后进行平坦化<平坦化制程会把氮化硅之上的SiO? 彻麻的清除干净,否则公给接卜來的氮化硅的湿式淸除帝来很大麻烦“但足也不能为了把SiO2? fi除「•净而执行太久的过度研懵.使氮化硅的号度太低•此外,STICMF常见的一些缺陷问題.如造成氮化硅层的微细刮伤,及研桝液妓怡等田,也妥小心的应付. 图2-4新增掩擾层徴刻片小: 意圈 最后,來川湿式刻蚀,在不会对硅材质表啲适成檢仿的方式卜・,把构成破式罩慕层结构的氮化硅与热氧化生成的缓冲层SiO2「以清除5[%从而完成如图2・5示的整个S11的制程。 医2-5STI隔离完成归泾总图 2.1.2阱(Well)的定义 0.18微米逻辑产品,主要存在四种器件,分别是核心N型器件<CoreNMOS).核心P空器件(CorePMOS)、输入输出N型器件仃/ONMOS)以及输入输岀P型器件<I/OPMOS)・结构图24可以形象地奁示岀来.对•于恃征尺寸为0.18微米的逻辑产品,N型核心器件和输入输出器件ftHJ-个P型阱就可以达到器件所需,同样,P型垓心器件和输入输出器件也足共用一个N型阱。 cw«ro paios 图2-6018您米逻縫产晶四种典型器件结构图 首先,生氏屏蔽氣化层,也称为牺牲氧化层,因为这忌物质在完成阱的离了注入后最终会被去除掉.其主要作用有两个,一是避免光刻胶与白源区的硅丧面自接接触产生污染;二是作为阱的离子注入时的一种缓冲层,来抑制肉子注入所特有的通道效应口使注入轮廓得到很好的控制。 接下来进行第三次次光刻,对N型器件所需的P熨阱进行底子注入,分三步来来完成。 步为阱离于注入,这一步注入的位世最滋,用以调卩阱的浓度 防止闩锁效应(LMclzp)冈。 第二步为渠道离子注入,其位冒较注一駄卞要是为了加大源漏区域之下部位的阱浓度,使器件工作时该位置的耗尽层更*,防止器件的源漏因为耗尽区相按而发生的穿通现象.第三步为阈值调整江入,离子注入深度最浅,靠近器件衣面,调节器件的开启电压。 三步离了注入完成后去除光刻胶,完成P型阱的制备。 同样流杜! 进行笫四次光刻来制备P型器件所而的N型阱,所不同的只足注入离子的类型,所以这里不再做巫交描述。 示意图如图2・7图a与图b所示。 图2-7(a)P阱离子注入示建图 图2・7(b)N型阱离犷注入示M 离于汪入技术的最人优点是町以梢确地揑制掾余余质的浓度和深度。 但是,在离子注入的过程中,村底的晶体结构受到扌员伤是不川避免的,这种损伤会对材料的电学性质产生重要的影响。 例如,由于散射中心的增加.便载流子迁移率下降;缺陷中心的增加,会使IE平衡少数戟流子的寿命减少,p・n结的漏电流也会因此而增加。 另外,离子注入射入的杂质原子大务数都存在于晶格间隙位置,起不到施主或受主的作用。 所以在阱的离子注入制程完成后,会再做一步热退火处理,消除品格损伤,并使注入的的朵质转入替位位置以实现电激活。 赧后采川湿代刻蚀方式夫除牺牲氣化层.完成整个阱的制各I: 作。 2.13栅极形成 上一小节捉到,逻辑产品有用到核心器件和输入输出器件。 核心器件供应电压为1.8伏,输入输出器件供应电压为33伏。 所以需要制备两种不同厚度栅氧化层来满足不同的阈值屯压所需。 打先进行预氧化淸洗。 硅清洗的工艺基本准则是消除农而冇机物、过渡金属和破性离子以及颗粒。 如果任氧化闻不将屈片的玷污除尽,必将影响栅氧化层的丿贞量,从耐会宜接改变产品的器件特性。 淸洗工艺山两步俎成,笫一步为了除去硅表面的仃机物姑汚,笫一•步为了通过形成金屈络合物除去金属玷污。 为了除去秆笫步清洗中牛成的二氧化硅,常常境加个中间步.用稀释的HF(氢氟)酸漂洗. 品片清洗完后,即进行第一层栅氧化层的制冬・0.18微米逻辑制程里已经使用较薄的栅氧化层,所以通常采用低温(8009〉湿氧氧化的方法,生长的氧化层质疑较好。 笫•层柵氧化层生长完成后,接着进行第五次光刻,用湿式刻蚀的方式把核心器件区域的栅氧化层去除.输入输出器件区域的概氧化层保留。 然后再送行晶片的清洗,制备第: 层较薄的栅氧化层。 这样,两次热氧化的制备完成输入输出器件的册氧化层,第.次热氧化的制备完成核心器件的热氧化层。 结果示意如图2-SzKo需要注怠的是,输入输出褂件的冊戦化层的厚度,并不是两次热氧化牛成的氧化层M度的总和。 这是囲为.碎的热氧化是硅与氧或水汽等氧化剂.在岛温条件下经过化学反应生成栅氧化层。 鬥硅丧面上生成一定事度的一氧化硅层,氧化剂必须以扩故方式远动到硅•二氧化硅界面,再与硅反应生成二氧化硅陀叫因此,随着二氧化硅肚度的増加,生长速率将逐渐下降。 所以,输入输出器件的栅氧化层闪度比两次热氧化生成的序度总和要薄一些。 图2-8两次忠氧比形戎棚氧化层后的示总閨 接下来.在整个晶片上生成一层务晶硅.利用第六次光刻.形成器件栅极及多扁硅作为相关电阳所需的紺案,然后川干式烛刻的方式把不需要的多品硅去除.这一步的关健是控制好关键尺寸,閑为它会直按影响特征器件的沟道长度,在蚀刻去胶完成后,仝对多晶硅栅进行再氧化(Rc-OXi 刻对栅氧化层造成的损伤.栅极制备完成后的结构如图2-9所示. ffl2-9删极制希完成廿的站构廉 2.14轻掺杂漏极LDD(LightlyDopedDrain) 随看集成电路特征尺寸不斯缩小,器件的沟道K度缩短之后,热載流了效应会对器件特性产工很丿: 的影响.为降低热较流了效应,0.18微米逻辑制程采用轻摻杂I艺。 以加強型NMOS为例.即在原来的MOS的源极和漏极接近通道的地方,再増加一组掺朵程度较原来"型源极与漏极为低的I】型区,如图2・10所示,我们称这种设il为轻掺朵漏极(LightlyDopedDrain)H简称为LDD 图2-10用LDD设汁的NMCS电晶依外观 很明显的,有LDDEHI的NMOS的通道电场分布,将往祸极移动,U电场的大小也会变低[1】打因此,“热栽流子效应”的影响力便可以减轻。 此外。 “热找流f效应"对MOS还冇刀一个影响,内热电了撞击所产生的电子.除大多数彼弼极所吸收以为.也冇一部分电子跨越栅氧化层界而而往柵械移去,这些电子大形会陷「(Trqj)栅氣化层内,使氧化层內的电荷改变,从而导致阈值电压Vt产生变化。 LDD的设计,也会减少这类问题的发生。 但是,LDD的使用也有一些缺点。 首先,它将使得MOS的制作变得复杂: 其次,因为LDD的掺杂程度牧低,电田也就比较禺,便得涵极到源极的出联电阻增加,这将导致元件的操作速度降低,且电力的消牠上升。 不过,因为LDD的诸多优点,它已经被广泛应用于販通道的CMOS的冗件Uil为中, 0.18微米逻辑产品会冇四道光刻流程,在所需位置尢成四种不同器件的轻按朵工艺。 2.1.5侧墙(SPACERSidcwalD形成 LDD流程之后是侧墙SPACER的形成,0.18微米逻辑产品的側墙采用ONO结构,即Oxidc・NitiidcQxide: 先用热? I化法生长一层150埃左右的竇化罚LiningTEOS 然后再生长一层氮化硅,这是主雯的,但不能太故太灯会对下层LitiingTEOS造成损伤,导致其支撑不住。 但是侧墙乂要求有一定的序度,所以在氮化硅的上面还要再生长一层硅氧化物TEOS.这样就形成了ONO结构。 侧墙蚀刻时先干刻到LiningTEOS上停止,冉川湿刻的方法刻蚀LiningTEOS,但是并没有完全去掉,最后还会留有很溥一层作为后续源漏頃•掺余的掩蔽层。 侧墙形成后的器件示意图如图2J1所示。 92-11側墙SPACER浊刻后的器件小.'•: I約 2.1.6源漏形成 接下来进行笫十一次光刻.即N+注入区光刻•并对NMOS进行源漏逾掺杂注入,同时形成N+箔晶硅栅和PMOS的N4■体区引出。 然后是P+注入区光刻,并对PMOS进行源漏IE務余注入,同肘形成NMOS管的叶体区引出。 源漏形成后器件剖面示意如图2-12所示。 口口 H2-12漁漏形成后器件甜面示迓图 以卜就宗成了匸耍针对器件的讪段牛产I乂•捞卜來的论二巧内容会对中段的欧姆接触以及作为器件保护的ILD层工艺流程做介绍。 2.2欧姆接触以及1LD工艺流程 2.2.1欧姆接触形成 在集成电路匸艺中,形成便好的欧姆接触,以减少串联电俎也是关健的一环: Lima常采用硅化物形成良好的接触。 硅化物(Sal: cide)通常是指硅与难熔金屈形成的化合物、这种材料能够有效地降低接触区的接触电阻和掺朵多品硅的巾联电阻。 用于硅化物的常见金屈有: Ti,Co,M,W等Z,而0.18微米逻辑产品选用金属Co(钻)与硅反应生产相应的硅化物CbSi,来做欧姆接触. 斤先淀积一层富舍硅的二氧化硅SRO(SiliconRidiOxide),然后进彳]•笫十三次掩模和光刻作川,把需要做低阻欧姆汝触的源漏区以及引出区显现出来,这样就保证了在不需要硅化物的地方防止生成硅化物做电124另外,SRO比较致密.nJ以防止源漏形成时注入的朵质从表閒析出. 为保证界面干净和平整,预清洗后尽快淀积--层C。 薄膜,然后进行第-次宙湍热退火,金属Co与硅或名品辞接触的地方发牛反丿印牛•成金属硅化物(CoSix).而在金属与非硅的接蚀区域则不会发生反应。 随石去除未反应的名余金属,于是糸品硅柵,源漏区等RIHUU的区域二全被饪化物所覆盖,而其他没有露出硅层的区域则不疗在硅化物。 然后进行第二次岛温退火比进-步降低硅化物的溥层电PHo欧姆接触形成后的器件剖而示怠血图2・13所示。 COSeilcxie ras-13欧姆接触形成厉的甜件剖面示意图 2.2.2ILDI艺流程 ILD的纟吉构为氮氧化硅SION/训磷BP-TEOS/等离了•増强PE(Plasma Enlianccd)TEOS 首先在晶圆表面淀积一层氮氧化硅,其作川一是保护下面的器件,防止后续硼磷硅玻瑚BPSG 在ILD中不FT]HDPTEOS是因为ILD离器件的丧面太近容易产生损伤,所以用BPSG来埴补柵极或电容齐物珅卜与衬底之间的高度差•而BPSG的研网速率较慢,内此乂淀枳一层PETEOS,以减小山于BPSGd更度过小在后一步半坦化时造成的划伤。 下图2-14给出了ILDCMP之后的截面示意国。 PH2.14ILDCMP之后的战|&i,K&图 2.3后段多层金属互连工艺流程 随着集成度的扩大,互连线所山面枳已经成为决定芯片面积的上要因素,互连线导致的延迟已经可以与器件门延迟相L•匕较冋。 多层金屈互连技术对超大规模集成电路的惫义。 首先,使用多层金属互连技术可以使VLSI的集成習度大大地加,从而可使集成度进一步提高。 互连线的数訂是随器件的数LU曾加而增加的,而单位面积上可以实现的连线数是冇限的,使用多层互连,可以使单位芯片而积上可用的互连线面积成倍增加,从而可以允许冇更多的互连线。 義次,使用多层金属互连可以降低互连线导致的延迟时间。 此外,山干多层互连技术的使用.可以在更小的芯片而积上实现相同功能,这样在单个硅片上可制作岀更多芯片,从而可以降低单个芯片的成本。 为然互连线每增加-层,需要増加两块掩模版.而且还可能导致总产品率的下降,互连线层数也不是越多越好。 23.1接触孔(Contact)的形成 连接下层器件与第一层金属导线的孔称之为接触孔(ConSct)・ 首先在曲段ILD层丧面沉积一层氮氧化硅作天防反射层,它可冇效地减弱反対对分耕率的影响,使后面的接触孔显影得以正常进行.在后续金属连线层以及中介孔掩模光刻工艺1沖都会沉积一层氮氧化硅作为防反射层。 接下來进行笫十四次光刻流程,把接触孔掩模版上的图形转移到品風之上,运用干法蚀刻的方法使接触孔孔成型。 应X注意的足为了保证各处蚀刻没冇氧化月英残留在作为欧姆接触的硅化物丄,防」1•断路的悄况发: 生,工艺会在蚀刻到硅化物后再加上定的过蚀刻,这样之肋形成的硅化物就会冇•定量的庁度损失,这个量应当学握好,因为硅化物的疗度直按影响到了以后PCM测试的农面按触电阻的人小。 在光刻胶上除后足按触孔粘合层沉枳,在按触孔内沉积Ti(钛)和TiN(氮化钛)作为站合层。 Ti的粘连性好,但Ti*jWF6(氛化镯)反应会发生爆炸,所以会加上一层TiN。 TiN作为阻挡层,能仃效防止备层间的化学相互作用以及原rrtRo然右进行接触孔钩塞沉枳,在接触孔孔内沉枳金属卸作为抽塞(piu<连接下层器件和金屈层。 最后进行接触孔钙塞的化学机械研磨,口的是舟接触几之外的钩研磨掉。 图2-15为工艺完成后的剖面结构图。 这层的虫点是确保二氧化硅农面不会冇任何未被磨除的钩金属残留,只留下接触孔中的部分用作金属导线的连接,防止产生短路现象。 考虑到晶閲長而研磨的均匀性差别,所以耍磨到使二氧化硅表面略低于 钩插塞.从而可确保表面各个位建没冇钮金屈残留.如下1^12-16以0.25傲米制程为例,可以看到通常二氧化硅表面会被磨到低于钩质塞100-200埃。 图2-15按触孔CMP之后的剖面給构图 图2-10鹄硏曆后的TEM切片矗 2.3.2第一层金属连线以及内层金属电介质隔离形成 由于本身电阻率低(约在3f2・cm左右),且对二氧化硅层的附着良好,并且容易以Bd3(氯化硼);d2(M气)的干法辿刻加以加工成形,金属铝已为半导体普遍用來作为元件的主耍导电材料,以陈低RC时问延迟,并捉升元件的开关频率。 【•艺上运用物理气相沉枳淞镀PVD(PhysicalVaporDeposition)Sputtering完成、 金属层采用了三明治结构,即结构为Ti/BN/AJCWTiFN,即钛/氮化钛/铝铜/钛/氮化钛,如下面示意图2・17所示’第一层Ti作为杞结层是金属钳铜(AlCu)更容易沉枳,TiN作为夹层防止上下层的材料交互扩散。 第二层II根振实际丄艺需吹决定其存在与否,瑕I••而的TiN作川除「阴止交互扩散外,还可作为后面中介孔蚀刻的停止层。 以多M形式存在的铝导线存在电迁移现象,为钳乐了沿看铝的显粒边界移动所致,它会使某些铝线形成空洞甚至断开导致断路叫而在铝层的刃一些区域生K晶须,导致电极短路,极人地影响电性和可靠性.如图2J8所示。 1^2-13铝导线%迁移现象 为r史好的解决这个冋题.通常在金属耙材电向加入少戢的搁(含量约在0.54%之间〉口习來拆制它的发生。 加入铜后,将使郡分铝的M粒边界为铝铜合金所塞入,以至于使铝产生电迁移所需能量上升,来狎制其发生。 金属妄淀枳完成,通过第一层金屈掩模版的掩桩和光刻作用在晶圆I: 形成所需金属连线图案,运用T•法辿刻使铝导线成形一反应机理上主要包括化学和物理蚀刻两个方面。 氯气为其卞要反应气体,物理I: 工耍是喬Ar(M)的炭击来实现。 刃外还需要在反应时通入CIIF3(二氟甲烷)M,它的作用足减小刻蚀率來对铠线侧壁形成保护,使其免十遭受横向的测面蚀刻,使蚀刻之后的关键尺寸等同于光刻胶尺寸。 这三方面会同时进行,要做到它们之间的相互平衡才能得到最约合格的金属导线。 对于金属导线的标准大体匕包括以下儿个方面;1.足够的光刻胶钱留,II的是为了防止对金属线顶部的损伤。 2.足够的氧化物损耗(Oxideloss),II的是为了防止晶関表面蚀刻不均匀而带來妁局部氧化物表面金属残留.排除短路现象的发生•3一口好的金属轮熾外形.图2.19为金属线蚀刻丿ri的切片和外形图。 (金摆导线外形帕视图)(SEM切片图) 2-19金属线蚀刻后的切片和外形图 运用漫式去光刻胶法,去除光刻胶和聚合物Polymer(金属蚀刻时的副产物.蚀刻时起到对金属道线侧碇保护的作用)・ 按卜来足内层金属电介质IMD(hiterMetalDielectiic)形成. 首先沉枳-戻SRO在金属导红之卜(包含側呼),肪止作为[\ID的氟化碎披渦FSG(MuormeSiliconGlass)山接与询面的全属导线接触而导致翘曲 山于氟化硅玻璃中的氟与金属国中的Ti反应,生成TiFx(緘化钛),该物历挥发性好,体枳膨眯,会导致金属层-*jFSG膜粘合不牢,引起金属层与FSG之冋的翅曲,这会造成器件的对需性不R・在FSG媒与金属之何加一层SRO材质的氧.化膜便可解决这个问题° 接着利口貝有很好的阶梯覆盖能力的HDPFSG沉枳做同层金属连线之间的隔离。 然后淀枳FSO來充当金屈绝缘EIMD,它的引入带來了更低的介电常数.酵低了金属与金居间的电容,减少了RC絃迟,从器件的运行速度。 一般媒含量控制在3・5原了白分比之间,氟含量太高的FSG^t常不稳定,对水分的抵描能力很差.容易因吸水而造成FSG的介电常数上升(水的介电常数高达80! )何。 然后进行金属绝缘层的化学机械研磨(IMDCMP),目的是通过化学机械研磨将诃面的IMD层於到预定呼度,向且快表面更加半能,便于廿续丄艺的加工。 最后进行1F掺杂的他玻毘沉枳USG(Un-dopedSiliconGhss)Deposition.沉积•层PECVD氧化膜.用来防止下层氟对后而金属导线的影响, 以上的HDPFSGPEFSG和USG的组合共同形成了IMD 2.3.3不同金属层之间中介孔的形成 连接上下层金属导线的几称之为中介孔(VIA)°VIA1连接的就足金属1(Metall)与金属2(Metall)・以此类推。 中介孔的形成流程与按触孔大致相同,所不同是,中介孔的蚀刻仝佇;在询层金屈导线的TiN上.然后同样也会有一定虽的TiN口度损失・H的也是为了保证连按的质虽。 图2-20和图2・21为完成所冇工艺的截面示意图及晶圆切片,从中可以看到VIA孔和下层MeMl之间的相互关系. 图2-20V1A1CMP后截面示庖圏 啊2-21VIASEM切片用 第一层中介扎的工艺完成后,依次足第二层金属连线、第二层中介孔、第二层金属连线等的制作.直到最启一层中介孔的完成.中阳J这些步为同面所述步骤的重复,它们会随肴实折金属导线层数的多少而增减,-股悄况F内层金属连线的层数为层. 234顶部金属导线形成 顶部金属层是显I••层的金属导线•它与ZiW的金属导线层在结构I: 有两点匚要的差别。 其一,号度上需要较怆层导线;? (约为ii彳层的2倍),因为上层的导线比较棉銃,所承受的电流比较人,到了下面的金属层电渝由于分流作用会减小: 其一,三明治结构也仃所不冋,上层和AICu连接的用T1N取代了Ti/TiN,因为后而的保护层(P亦iv応。 11)辿刻的U的是去除氧化层和氮化层,英对金屈的蚀刻能力相对较弱,没冇Ti的连接会使工艺相对简单。 顶部金属连线的形成同第一层金屈连线的形成一样,同样通过掩模和光刻在品员上形成图案,再通过干法刻便顶部金屈导线成形,员后将残余光刻胶去除. 2.3.5保护层完成 保护层(或钝化层)作为芯片生产最后一道制程,作用定对前匸器件保护,
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 英寸 微米 逻辑 工艺