基于CMOS传输门和CMOS非门设计边沿D触发器实验报告.docx
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基于CMOS传输门和CMOS非门设计边沿D触发器实验报告
数字电子技术
研讨报告
实验题目:
基于CMOS传输门和CMOS非门设计边沿D触发器
THEDFLIP-FLOPBASEDONTHECMOSTRANSMISSIONDOORANDCMOSGATE
学院:
电子信息工程学院
专业:
学生姓名:
学号:
任课教师:
侯建军
2013年12月3日
绪论
一、概述------------------------------------------------------------3
1.触发器简介--------------------------------------------------3
2.D触发器-----------------------------------------------------4
3.CMOS边沿D触发器------------------------------------5
二、设计目的及要求---------------------------------------------6
1.设计目的-----------------------------------------------------6
2.设计任务及要求--------------------------------------------6
三、设计电路------------------------------------------------------6
1.电路结构设计-----------------------------------------------7
2.电路工作原理-----------------------------------------------8
3.特征方程、表、图-----------------------------------------8
4.脉冲设计-----------------------------------------------------9
5.异步置位、复位设计---------------------------------------11
四、总结与感想---------------------------------------------------12
参考文献-------------------------------------------------------------13
致谢
附录
摘要
本文主要研究了用CMOS传输门和CMOS非门设计边沿D触发器。
首先分析CMOS传输门和CMOS与非门原理;然后设计出CMOS传输门和CMOS非门设计边沿D触发器;阐述电路工作原理;写出特征方程,画出特征表,激励表与状态图;计算出激励信号D的保持时间和时钟CP的最大频率;将设计的D触发器转换成JK触发器和T触发器,最后对CMOS构成的D触发器进行辨证分析。
关键字:
D触发器边沿触发CMOS传输门CMOS非门CP时钟研究
Abstract
ThispapermainlystudiedhowtouseCMOStransmissiondoorandCMOSgatedesignedgeDflip-flop.FirstlyanalyzesCMOStransmissiondoorandCMOSnandgateprinciple;ThendesignaCMOStransmissiondoorandCMOSgatedesignedgeDflip-flop;Thiscircuitprincipleofwork,Writecharacteristicequation,drawthefeaturelist,incentivetableandstatediagram;TocalculatetheexcitationsignalDretentiontimeandclockCP'smaximumfrequency;ThedesignoftheDflip-flopintoJKflip-flopandTtrigger,theCMOSaDflip-flopsyndromedifferentiationandanalysis.
Keywords:
Dtrigger;triggeredge;CMOStransmissiongate;CMOSgate;CPclockresearch
绪论
具有下列特点的触发器称为边沿触发方式触发器,简称边沿触发器。
触发器接收的是时钟脉冲CP的某一约定跳变(正跳变或负跳变)来到时的输入数据。
在CP=l及CP=0期间以及CP非约定跳变到来时,触发器不接收数据。
常用的正边沿触发器是D触发器.
一、概述
1.触发器简介
触发器的应用范围很广,有移位寄存器、计数器、触发器逻辑功能变换。
触发器功能强大,轻松可靠地实现许多复杂的功能,但是要慎用。
触发器本身没有过错,但由于我们的滥用会造成数据库及应用程序的维护困难。
在数据库操作中,我们可以通过关系、触发器、存储过程、应用程序等来实现数据操作……同时规则、约束、缺省值也是保证数据完整性的重要保障。
如果我们对触发器过分的依赖,势必影响数据库的结构,同时增加了维护的复杂程度。
2.D触发器
D触发器的原理:
触发器是一种时钟控制的记忆器件,触发器具有一个控制输入讯号(CLOCK),CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。
若触发器只在时钟由L到H(H到L)的转换时刻接受输入,则称这种触发器是上升沿(下降沿)触发的。
其中D触发器是最常用的触发器之一。
对于上升沿触发D触发器来说,其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化,其他时候输出则维持不变,下图为上升沿触发D触发器的时序图。
图1.2.1上升沿触发D触发器的时序图
图1.2.2阻塞D触发器
原理:
CMOS与非门的组成如上图所示,其工作原理如下:
A=0,B=0时,T1、T2并联(ON),T3、T4串联(OFF),输出Y=1。
A=0,B=1时,T1(OFF),T2(ON),T4(ON),T3(OFF),输出Y=1。
A=1,B=0时,T1(ON),T2(OFF),T3(ON),T4(OFF),输出Y=1。
A=1,B=1时,T1、T2并联(OFF),T3、T4串联(ON),输出Y=0。
因此构成与非的关系。
3.CMOS边沿D触发器
图1.3.1CMOS传输门的直流传输特性
CMOS电路的特点:
CMOS传输门的直流传输特性如图所示,由于它利用CMOS的互补作用,传输低电平靠N管,传输高电平靠P管,可以使信号做到无损传输。
CMOS反相器
CMOS反相器相当于非门,是数字集成电路中最基本的单元电路。
搞清楚CMOS反相器的特性,可为一些复杂数字电路的设计打下基础。
图1.3.2CMOS反向器
CMOS传输门
图1.3.3CMOS传输门
所谓传输门(TG)就是一种传输模拟信号的模拟开关。
CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成,如上图所示。
TP和TN是结构对称的器件,它们的漏极和源极是可互换的。
设它们的开启电压|VT|=2V且输入模拟信号的变化范围为-5V到+5V。
为使衬底与漏源极之间的PN结任何时刻都不致正偏,故TP的衬底接+5V电压,而TN的衬底接-5V电压。
两管的栅极由互补的信号电压(+5V和-5V)来控制,分别用C和
表示。
传输门的工作情况如下:
当C端接低电压-5V时TN的栅压即为-5V,VI取-5V到+5V范围内的任意值时,TN均不导通。
同时,TP的栅压为+5V
,TP亦不导通。
可见,当C端接低电压时,开关是断开的。
为使开关接通,可将C端接高电压+5V。
此时TN的栅压为+5V,VI在-5V到+3V的范围内,TN导通。
同时TP的棚压为-5V,VI在-3V到+5V的范围内TP将导通。
由上分析可知,当V<-3V时,仅有TN导通,而当VI>+3V时,仅有TP导通当VI在-3V到+3V的范围内,TN和TP两管均导通。
进一步分析
还可看到,一管导通的程度愈深,另一管的导通程度则相应地减小。
换句话说,当一管的导通电阻减小,则另一管的导通电阻就增加。
由于两管系并联运行,可近似地认为开关的导通电阻近似为一常数。
这是CMOS传输出门的优点。
在正常工作时,模拟开关的导通电阻值约为数百欧,当它与输入阻抗为兆欧级的运放串接时,可以忽略不计。
CMOS传输门除了作为传输模拟信号的开关之外,也可作为各种逻辑电路的基本单元电路。
二、设计目的及要求
1.设计目的
1、了解并熟练掌握D触发器的工作原理及电路图;
2、熟练运用CMOS进行电路设计,实现相应的逻辑功能;
3、学会设计复位电路,对电路实现复位功能;
4、能够独立分析设计过程中出现的问题并找到解决方法。
2.设计任务及要求
1)说明电路组成结构;
2)阐述电路工作原理;
3)写出特征方程,画出特征表,激励表与状态图;
4)计算出激励信号D的保持时间和时钟CP的最大频率;
5)将设计的D触发器转换成JK触发器和T触发器。
三、设计电路
1.电路结构设计
图3.1.1CMOSD触发器的逻辑图
2.电路工作原理
图6所示的是CMOSD触发器的逻辑图。
传输门TG1,TG2和非门G1,G2组成主触发器;TG3,TG4和G3,G4组成从触发器。
TG1和TG3分别作为主触发器和从触发器的输入控制门。
C和/C是互为反量的时钟脉冲,在它们作用下TG1,TG4和TG2,TG3不会同时开通和关断,以保证主触发器和从触发器一开一闭。
值得注意的是,虽然本例CMOSD触发器结构上是主从形式,但其触发方式却是边沿型,而非主从型。
(1)当C=1时
TG1开通而TG2关断,D输入信号送入主触发器,使/Q,=/D,Q'=D。
同时,TG3关断而TG4开通,从触发器与主触发器之间的联系被TG3切断,从触发器保持原状态不变。
(2)当C=0时
TG1关断而TG2开通,主触发器切断了与D端的联系,并保存了TG1关断前的状态。
同时TG3开通而TG4关断,主触发器的状态送入从触发器,使输出端Q=D,/Q=/D。
由上分析可见,图6的D触发器是在脉冲C的上升沿触发的。
3.特征方程、表、图
功能描述:
(1).状态转移真值表
表3.1.1边沿D触发器的特征表
Qn
Qn+1
D
0
0
0
1
0
0
0
1
1
1
1
1
表3.1.2激励表
(2).特征方程:
Qn+1=D
(3).状态转换图
图3.3.1状态转换图
(4).波形图
图3.3.2波形图
4.脉冲特性
平均传输延迟时间是表示门电路开关速度的参数,它是指门电路在输入脉冲波形的作用下,输出波形相对于输入波形延迟了多少时间。
图3.4.1门电路传输延迟时间
导通延迟时间tPHL:
输入波形上升沿的50%幅值处到输出波形下降沿50%幅值处所需要的时间。
截止延迟时间tPLH:
从输入波形下降沿50%幅值处到输出波形上升沿50%幅值处所需要的时间。
平均传输延迟时间tpd:
四个传输门(TG)具有传输延迟(tpd),五个反相器(G)也具有传输延迟(tpd1),并且传输门(TG)在导通和截止转换时会存在延迟(tpd2)。
当CP=1时,TG1导通,TG2截止,D端输入信号送人主触发器中,使Q2=
Q3=D,但这时主触发器尚未形成反馈连接,不能自行保持。
Q2、Q3跟随输入端D端的状态变化;由于TG1和G1存在传输延迟设二者总的延迟时间为Tsu,如果D在CP由1跳变为0前小于Tsu时间内发生跳变
,则跳变后的信号
由于在传输过程中的延时Tsu无法在CP跳变前传送到Q2,而此时CP跳变完成,TG3导通TG4截止,Q2的状态
会通过TG3传送到从触发器中(Q4),从而通过G3传到了输出端。
这时,由于TG1已经截止,而且跳变
没有传送到Q2,所以也不会有电容电压保持
,所以
就会衰弱消失,也阻止了其进入TG3干扰输出端的可能。
所以,输入信号D只有在CP跳变之前>Tsu的时间里准备好,触发器才能将数据锁存到Q输出端口,Tus也就是所说的能够保证信号的建立时间
由于传输门TG由具有延时效应的MOS管和负载电容CL构成,所以在导通和截止时会存在延时tpd2。
设tpd2为状态转换延迟,T2为信号传输延迟。
将两者进行比较,得出两种情况:
(1)当T2>tpd2时,不需有维持信号时间。
分析:
我们不妨以极限的思想讨论,tpd无限小,T2正常延迟数量级。
此时TG门相当于理想开关,当时钟下降沿时瞬间关闭。
因此此后的输入端D的状态变化不可能传到Q1,更不可能影响到后续的信号传输。
(2)当T2 tpd2-T2. 分析: 当信号输入端D在CP由1跳变为0后,如果在某个时间(此时暂不限定具体时间段)经过TG1传入到Q1后,会通过G1门传送到Q2或者反馈电路Q1-TG2-G2-Q2(此时TG2可能会已经导通,具体情况后续会详细分析)传送到Q2,进而影响到Q3和输出端的状态,使之出现振荡。 现在我们讨论能使D得突变信号干扰到输出端的具体时间段数值。 由于状态转换延迟时间为tpd2,传输时间为T2,只需在D跳变信号没有在TG1开关截止前传输到Q1即可,也就是说,D跳变信号如果在TG1确定截止后仍没传送到Q1,就不会对后续信号造成影响。 那么需要的保持时间T=tpd2-T2。 进一步解释就是,如果信号D在CP下降沿后T的时间段内发生了跳变,那么跳变的信号 就会干扰到后面的信号。 最高时钟频率: 为保证由门G1~G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。 而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWL≥tset+tpd,因此得到: 在实际集成触发器中,每个门传输时间是不同的,并且作了不同形式的简化,因此上面讨论的结果只是一些定性的物理概念。 其真实参数由实验测定。 在考虑建立保持时间时,应该考虑时钟树向后偏斜的情况,在考虑建立时间时应该考虑时钟树向前偏斜的情况。 在进行后仿真时,最大延迟用来检查建立时间,最小延时用来检查保持时间。 建立时间的约束和时钟周期有关,当系统在高频时钟下无法工作时,降低时钟频率就可以使系统完成工作。 保持时间是一个和时钟周期无关的参数,如果设计不合理,使得布局布线工具无法布出高质量的时钟树,那么无论如何调整时钟频率也无法达到要求,只有对所设计系统作较大改动才有可能正常工作,导致设计效率大大降低。 因此合理的设计系统的时序是提高设计质量的关键。 在可编程器件中,时钟树的偏斜几乎可以不考虑,因此保持时间通常都是满足的。 5.异步置位、复位设计 复位电路设计 为确保时序数字电路稳定可靠地工作,复位电路是必不可少的一部分。 在这里,设计要求是低电平复位,即加上一个复位信号(负脉冲),电路会自动清零,即输出Q=0。 当复位信号消失时,电路能够恢复正常工作。 图3.5.1复位电路设计 (1)电路构成 它是由两个如图10所示的基本触发器级联构成主从结构形式。 主触发器是由传输门TG1,TG2和或非门G1,G2构成。 从触发器是由传输门TG3,TG4和门G3,G4构成。 两个反相器为输出门,图中RD,SD为异步置0,置1输入端。 如图中虚线所示。 当RD=1,SD=0时,实现异步置0;当RD=0,SD=1地,实现异步置1,RD,SD信号高电平有效。 (2)工作原理 当CP=0, =1时,TG1导通,TG2关断主触发器接收输入信号D,使 = , =D。 所以CP=0的时间为主触发器状态转换。 而这时TG3关断,TG4导通,主从触发器断开,从触发器保持原状态不变。 以上是准备阶段。 当CP由0跳变到1时, 由1跳变到0,由于CP=1, =0,传输门TG1关断,TG2导通,D信号加不进来,而或非门G1和G3形成交叉耦合,保持CP前沿时刻所接收的D信号,且在CP=1期间主触发器状态一直保持不变。 与此同时,传输门TG3导通,TG4关断,从触发器和主触发器连通,接收主触发器这一时刻的状态 ,使Q′= , = ;输出Q= =D; = = 。 这一时刻为触发器状态转换。 由上分析可见,图10D触发器的状态转换是发生在CP上升沿(前沿)到达时刻,且接收这一时刻的输入D信号,因此特征方程为: SD,RD异步置1置0均使主触发器和从触发器同时异步置1置0。 和输入D信号及CP都无关。 6.D触发器转换JK触发器 D触发器的状态方程是: Q*=D; jk触发器的状态方程是: Q*=JQ'+K'Q。 让两式相等可得: D=JQ'+K'Q。 用门电路实现上述函数即可转换成为jk触发器 图3.6.1D触发器转换JK触发器电路图 7.D触发器转成T触发器 图3.7.1D触发器转换称T触发器电路图 8.CMOS与TTL对比(74LS273与74HC273) 以D触发器74LS273和74HC273来进行对比。 74LS273芯片 74LS273: 是带有清除端的8D触发器,只有在清除端保持高电平时,才具有锁存功能,锁存控制端为11脚CLK,采用上升沿锁存。 CPU的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK端相连。 74LS273是8位数据/地址锁存器,他是一种带清除功能的8D触发器,下面我介绍一下他的管脚图功能表等资料。 (1).1脚是复位CLR,低电平有效,当1脚是低电平时,输出脚2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)全部输出0,即全部复位; (2).当1脚为高电平时,11(CLK)脚是锁存控制端,并且是上升沿触发锁存,当11脚有一个上升沿,立即锁存输入脚3、4、7、8、13、14、17、18的电平状态,并且立即呈现在在输出脚2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)上. 图3.8.174LS273芯片 74LS273管脚功能: 1D~8D为数据输入端,1Q~8Q为数据输出端,正脉冲触发,低电平清除,常用作8位地址锁存器。 74HC273芯片 74HC273是一款高速CMOS器件,74HC273引脚兼容低功耗肖特基TTL(LSTTL)系列。 74HC273具有八路边沿触发,D型触发器,带独立的D输入和Q输出。 74HC273的公共时钟(CP)和主复位(MR)端可同时读取和复位(清零)所有触发器。 每个D输入的状态将在时钟脉冲上升沿之前的一段就绪时间内被传输到触发器对应的输出(Qn)上。 一旦MR输入电平为低,则所有输出将被强制置为低,而不依赖于时钟或者数据输入。 74HC273适用于要求原码输出或者所有存储元件共用时钟和主复位的应用。 74HC273参数 图3.8.274HC273管脚图 74HC273基本参数 电压2.0~6.0V 驱动电流+/-5.2mA 传输延迟15ns@5V 74HC273其他特性 最大频率122MHz 逻辑电平CMOS 功耗考量低功耗或电池供电应用 74HC273封装与引脚 SO20,SSOP20,DIP20,TSSOP20 74HC273特性 用于MOS微处理器或存储器的理想缓冲器 图3.8.374HC273触发沿 共用时钟和主复位 八路上升沿触发D型触发器 兼容JEDEC标准no.7A ESD保护 HBMEIA/JESD22-A114-C超过2000V MMIA/JESD22-A115-A超过200V 可选多种封装类型 温度范围 -40~+85℃ -40~+125℃ 对比结果 (1)首先两者的工作电压就不一样: 74HC273是CMOS器件,电源工作电压是2V-6V。 而74LS273是TTL器件,电源工作电压5V. (2)二者的公用不同: 74LS273是8位数据/地址锁存器,他是一种带清除功能的8D触发器。 而74HC273是一款高速CMOS器件,74HC273引脚兼容低功耗肖特基TTL。 (3)工艺不同: LS是BJT工艺。 HC是MOS工艺。 (4)LS是低功耗肖特基,HC是高速COMS。 LS的速度比HC略快。 HCT输 输出与LS兼容,但是功耗低;F是高速肖特基电路; (5)LS是TTL电平,HC是COMS电平。 (6)LS输入开路为高电平,HC输入不允许开路,HC一般都要求有上 下拉阻来确定输入端无效时的电平。 LS却没有这个要求. (7)LS输出下拉强上拉弱,HC上拉下拉相同。 (8)工作电压不同,LS只能用5V,而HC一般为2V到6V; (9)电平不同。 LS是TTL电平,其低电平和高电平分别为0.8V和2.4V,而 CMOS在工作电压为5V时分别为0.3V和3.6V,所以CMOS可以驱动TTL,但反过来是不行的 (10)驱动能力不同,LS一般高电平的驱动能力为5mA,低电平为20mA;而CMOS的高低电平均为5mA; (11)CMOS器件抗静电能力差,易发生栓锁问题,所以CMOS的输入脚不能直 接接电源。 CMOS芯片不同公司生产参数对比(74HC273) 我以74HC273芯片做参照,以PHILIPS公司和SLS公司生产的74HC273来对比。 两公司的74HC273参数对比见附录1 参数对比结果 (1)虽然是同一款芯片,相同的国际标准,但是不同公司的还是有略微的不同,如上例中,两个公司的芯片在大体上功能相同,参数相近,但是参数还是有略微不同,不全相等。 一方面是制造工艺问题,另一方面还是因为功能有些许不同。 (2)飞利浦公司的是八路D型触发器的复位触发器,积极边缘触发。 而SLS公司的是八路D型触发器的普通时钟和复位拖鞋。 结论 那么我们到底该怎样来选择用什么样的D触发器呢? 首先要看看的是电源电压,如果是5V,那么肯定用TTL,如果是其他可用CMOS.LS系列还是用HC系列呢? 那就要看个个芯片的功能和我们的需求了。 如果功能相似,那我们就选最便宜的那种,如果主要功能相似,但是具体小的有区别,那就看我们需要啥就买啥了。 比如飞利浦公司的74HC273有积极边沿触发,而SLS公司的有复位拖鞋。 四、总结与感想 由图6电路图可知,CMOS传输门和非门构成的边沿D触发器形式上是主从形式,但是它背身属于边沿D触发器且为上升沿触发方式,在信号输入之前必须先建立好门G3,G4的状态,而这需要两个门的延迟时间。 当输入为低电平时需要等到G4的输出回来才允许改变。 而输入为高电平时,由于G3把G4,G5封锁,所以输入信号随时可以改变也不会影响结果。 输入后要等三个门的延迟时间才能得到输出然后进行下一个周期的建立。 而触发器之间的转换需要把D等价于转换后的触
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