SOPCEDA综合课程设计报告智力抢答器.docx
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SOPCEDA综合课程设计报告智力抢答器
SOPC/EDA综合课程设计报告
设计题目:
智力抢答器
设计者:
学号:
班级:
指导老师:
完成时间:
设计报告
综合测试
总评
格式
(10)
内容
(40)
图表
(10)
答辩
(20)
平时
(20)
目录
第一章智力抢答器的设计方案分析…...................................................................3
第一节基于VHDL的智能抢答器………………………………………………3
1.1.1设计目的及要求……………..........................................................3
1.1.2设计分析与设计思路……………………………………………….4
第二章抢答器各模块的原理及介绍………………………………………………………5
第一节系统的框图及介绍……………………………………………………..5
2.1.1结构框图及系统框图……………………………………………5
第二节模块的介绍………………………………………………………………5
2.2.1抢答鉴别模块QDJB……………………………………………5
2.2.2计时模块JSQ……………………………………………………6
2.2.3记分模块JFQ……………………………………………………6
2.2.4译码器显示模块YMQ…………………………………………..7
第三节抢答器的VHDL源程序…………………………………………..…..8
2.3.1各模块的VHDL源程序…..…...…………………………………8
一、抢答鉴别模块QDJB的VHDL源程序……………………..........8
二、计时模块JSQ的VHDL源程序………………………………….9
三、记分模块JFQ的VHDL源程序………………………………...10
四、译码显示模块YMQ的VHDL源程序…………………………12
五、顶层原理图文件………………………………………………….14
第三章仿真波形…………………………………………………………………………..…15
第一节仿真波形…………………………………………………………………15
3.1.1抢答鉴别模块QDJB………………………………………….15
3.1.2计时模块JSQ…………………………………………………15
3.1.3记分模块JFQ…………………………………………………16
3.1.4译码显示模块YMQ…………………………………….16
第四章附录……..………………………………………………………………..…18
4.1结束语….…………………………………………………………18
4.2参考文献………………………………………………………….19
4.3共阴极七段数码管……………………………………………….20
第一章
智力抢答器的设计方案分析
第一节、基于VHDL的智能抢答器
1.1.1设计目的及要求
EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度。
利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域,都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
例如在飞机制造过程中,从设计、性能测试及特性分析直到飞行模拟,都可能涉及到EDA技术。
本文所指的EDA技术,主要针对电子电路设计、PCB设计和IC设计。
EDA设计可分为系统级、电路级和物理实现级。
对于迅猛发展的EDA技术的综合应用,从EDA技术的综合应用系统的深度来分,可分为3个层次:
①功能电路模块的设计;②算法实现电路模块的设计;③片上系统/嵌入式系统/现代DSP系统的设计。
从EDA技术的综合应用系统的最终主要硬件构成来分,已出现6种形式:
①CPLD/FPGA系统;②"CPLD/FPGA+MCU"系统;③"CPLD/FPGA+专用DSP处理器"系统;④基于FPGA实现的现代DSP系统;⑤基于FPGA实现的SOC片上系统;⑥基于FPGA实现的嵌入式系统。
从EDA技术的综合应用系统的完善层次来分,可分为3个层次:
①"EDA综
合系统"主体电路的设计、仿真及硬件验证;②"EDA综合系统"主体电路的设计、仿真、硬件验证+系统外围电路PCB的设计与制作;③"EDA综合系统"主体电路的设计、仿真、硬件验证+系统整体电路PCB的设计与制作及系统的组装、调试。
在许多比赛活动中,为了准确、公正、直观地判断出第一抢答者,通常设置一台抢答器,通过数显、灯光及音响等多种手段指示出第一抢答者。
同时,还可以设置计分、犯规及奖惩计录等多种功能。
本设计的具体要求是:
(1)设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮供抢答者使用。
(2)电路具有第一抢答信号的鉴别和锁存功能。
(3)设置计分电路。
(4)设置犯规电路。
1.1.2设计分析与设计思路:
根据系统设计要求可知,系统的输入信号有:
各组的抢答按钮A、B、C、D,系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计时预置控制端LDN,计时使能端EN,计时预置数据调整按钮TA、TB;系统的输出信号有:
四个组抢答成功与否的指示灯控制信号输出口LEDA、LESB、LEDC、LEDD,四个组抢答时的计时数码显示控制信号若干,抢答成功组别显示的控制信号若干,各组计分动态显示的控制信号若干。
本系统应具有的功能有:
第一抢答信号的鉴别和锁存功能;抢答计时功能;各组得分的累加和动态显示功能;抢答犯规记录功能。
第二章
抢答器各模块的原理及介绍
第一节、系统的框图及介绍
2.1.1结构框图及系统框图
图2.1抢答器系统及结构框图
原理分析:
将电路分为三个主要模块:
抢答鉴别模块QDJB;计时模块JSQ;记分模块JFQ。
可用静态显示,使用4个数码管,两个显示计时,一个显示组别,一个显示分数。
第二节、模块的介绍
2.2.1抢答鉴别模块QDJB
图2.2QDJB
在抢答鉴别电路设计中,A、B、C、D四组抢答,理论上应该有16种可能情况,但实际上由于芯片反应速度快到一定程度时,两组以上同时抢答成功的可能性非常小,因此我们可设计成只有四种情况,这大大简化了电路的设计复杂性。
2.2.2计时模块JSQ
图2.3JSQ
本系统中的计时器电路既有计时初始值的预置功能,又有减计数功能,功能比较齐全。
其中初始值的预置功能是将时间的两位数(单位为秒)分解成两个数分别进行预置,默认时间为60秒倒计时。
TA、TB端分别预置两位数值,再经过LDN端确认所置时间,EN端为高电平后开始计时。
每个数的预置则采用高电平计数的方式进行,CLK接时钟信号,操作简洁。
2.2.3记分模块JFQ
图2.4JFQ
在计分器电路的设计中,按照一般的设计原则,按一定数进制进行加减即可,但是随着计数数目的增加,要将计数数目分解成十进制并进行译码显示分变得越来越麻烦。
因此为了减少译码显示的麻烦,一般是将一个大的进制数分解成数个十进制以内的时制数,计数器串级连接。
但随着位数的增加,电路的接口增加因此本设计采用IF语句从低往高判断是否有进位,以采取相应的操作,而且由于设计要求加减分均为10的倍数故而可以将个位一直设为0,这样既减少了接口,又大大地简化了设计。
2.2.4译码器显示模块YMQ
图2.5YMQ
本译码器用于将抢答鉴别模块抢答成功的组别和计时器的时间进行显示,AIN4[3..0]端输入需显示的二进制数组,DOUT7[6..0]端输出显示在数码管,显示显示范围为0~9。
第三节、抢答器的VHDL源程序
2.3.1各模块的VHDL源程序
一、抢答鉴别模块QDJB的VHDL源程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYQDJBIS
PORT(CLR:
INSTD_LOGIC;
A,B,C,D:
INSTD_LOGIC; --4个组
A1,B1,C1,D1:
OUTSTD_LOGIC;
STATES:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYQDJB;
ARCHITECTUREARTOFQDJBIS
signala_1,b_1,c_1,d_1:
STD_LOGIC;
BEGIN
PROCESS(CLR,A,B,C,D)IS
BEGIN
IFCLR='1'THENSTATES<="0000";
a_1<='0';b_1<='0';c_1<='0';d_1<='0';--清零
ELSIFa_1='1'orb_1='1'orc_1='1'ord_1='1'thennull;--锁存,当有一组选中时其他组再抢答没作用
ELSIFa='1'thena_1<='1';
STATES<="0001";
ELSIFb='1'thenb_1<='1';
STATES<="0010";
ELSIFc='1'thenc_1<='1';
STATES<="0011";
ELSIFd='1'thend_1<='1';
STATES<="0100";
ENDIF;
a1<=a_1;b1<=b_1;c1<=c_1;d1<=d_1;
ENDPROCESS;
ENDARCHITECTUREART;
二、计时模块JSQ的VHDL源程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYJSQIS
PORT(CLR,LDN,EN,CLK:
INSTD_LOGIC;
TA,TB:
INSTD_LOGIC;
QA:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
QB:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDENTITYJSQ;
ARCHITECTUREARTOFJSQIS
SIGNALDA:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALDB:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(TA,TB,CLR)IS
BEGIN
IFCLR='1'THEN
DA<="0000";
DB<="0000";
ELSE
IFTA='1'THEN
DA<=DA+'1';
ENDIF;
IFTB='1'THEN
DB<=DB+'1';
END
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- 关 键 词:
- SOPCEDA 综合 课程设计 报告 智力 抢答