数字钟的设计实验报告Word文件下载.docx
- 文档编号:15864722
- 上传时间:2022-11-16
- 格式:DOCX
- 页数:13
- 大小:43.87KB
数字钟的设计实验报告Word文件下载.docx
《数字钟的设计实验报告Word文件下载.docx》由会员分享,可在线阅读,更多相关《数字钟的设计实验报告Word文件下载.docx(13页珍藏版)》请在冰豆网上搜索。
hour模块为二十四进制计数器,计时输出为小时的数值。
设计总图:
(1)端口说明
s【5·
·
0】信号对应6个控制键,分别对应秒个位,秒十位,分个位,分十位,小时个位,小时十位。
rst信号为复位信号,在系统初始化时使用,clk为系统时钟,clr信号为清零信号。
sound信号连接扬声器,产生鸣叫。
sec1【3·
0】表示秒十位
sec0【3·
0】表示秒个位
min1【3·
0】表示分十位
min0【3·
0】表示分个位
hour1【3·
0】表示小时十位
hour0【3·
0】表示小时个位。
(2)control控制模块:
实现修改时间功能,其子模块con1功能为采集修改数值。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcontrolIS
PORT(s:
INSTD_LOGIC_VECTOR(5DOWNTO0);
rst0,clk:
INSTD_LOGIC;
min1,min0:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
sec1,sec0:
hour1,hour0:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
END;
ARCHITECTUREoneOFcontrolIS
SIGNALmin11,min00,sec11,sec00,hour11,hour00:
STD_LOGIC_VECTOR(3DOWNTO0);
COMPONENTcon1IS
PORT(s,rst:
q:
ENDCOMPONENTcon1;
BEGIN
u0:
con1PORTMAP(s=>
s(0),rst=>
rst0,q=>
sec00);
u1:
s
(1),rst=>
sec11);
u2:
s
(2),rst=>
min00);
u3:
s(3),rst=>
min11);
u4:
s(4),rst=>
hour00);
u5:
s(5),rst=>
hour11);
PROCESS(clk)
IFclk'
EVENTANDclk='
1'
THEN
sec1<
=sec11;
sec0<
=sec00;
min1<
=min11;
min0<
=min00;
hour1<
=hour11;
hour0<
=hour00;
ENDIF;
ENDPROCESS;
(3)con1实现对按键数的统计,按键一次1,如果大于9时,自动回零。
ENTITYcon1IS
ARCHITECTUREoneOFcon1IS
SIGNALq1:
BEGIN
PROCESS(s,rst)
IFrst='
THENq1<
="
0000"
;
ELSIFs'
EVENTANDs='
IFq1<
"
1001"
THEN
q1<
=q1+1;
ELSE
ENDprocess;
q<
=q1;
(4)sst模块:
为整点报时提供控制信号,当58min,妙为52,54,56,58时,q500输出“1”;
妙为00时,q1K输出“1”。
这两个信号经过逻辑门实现报时功能。
ENTITYsstIS
PORT(clk:
m1,m0,s1,s0:
INSTD_LOGIC_VECTOR(3DOWNTO0);
q500,q1k:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOFsstIS
BEGIN
PROCESS(clk)
IFclk'
THEN
IFm1="
0101"
ANDm0="
ANDs1="
IFs0="
0001"
ors0="
0011"
0111"
q500<
='
ELSE
0'
ENDIF
ANDs0="
q1k<
(5)ccc模块:
对系统时钟clk输入的4MHz频率信号进行分频,产生频率分别为1000Hz、500Hz和1Hz的时钟信号。
ENTITYcccIS
q500,q1k,q1sec:
ARCHITECTUREoneOFcccIS
SIGNALx,y,z:
STD_LOGIC;
PROCESS(CLK)
VARIABLEcnt:
INTEGERRANGE0TO1999;
THEN
IFcnt<
1999THEN
cnt:
=cnt+1;
=0;
x<
=notx;
ENDPROCESS;
=x;
PROCESS(x)
begin
IFx'
EVENTANDx='
y<
=noty;
=y;
PROCESS(y)
INTEGERRANGE0TO499;
IFY'
EVENTANDY='
499THEN
z<
=notz;
q1sec<
=z;
hour模块儿为一个二十四进制计数器。
其外部接口功能如下:
(6)hour模块:
小时计数电路是由IC5和IC6组成的24进制计数电路
ENTITYhourIS
PORT(clk,clr,rst:
hour0,hour1:
hour11,hour00:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
co:
ENDhour;
ARCHITECTUREbehavOFhourIS
SIGNALclk1:
SIGNALq:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALp:
BEGIN
A:
PROCESS(clk,clr,rst)
THENq<
ELSIF(clk'
)andclr='
IFhour0="
IFq="
clk1<
=q+1;
=hour0;
ENDPROCESSA;
B:
PROCESS(RST,CLR,CLK1)
THENp<
ELSIF(clk1'
EVENTANDclk1='
IFhour1="
IFp="
0010"
p<
=p+1;
=hour1;
ENDPROCESSB;
C:
PROCES
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字 设计 实验 报告