VerilogHDL十进制计数器实验Quartus非常详细的步骤文档格式.docx
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UfeExistingPioiectSettngs.
I〈BachIN^xt>
IFinish
图3-4输入设计工程信息
4.添加设计文件。
界面如图3-5所示。
如果用户之前已经有设计文件(比如.V文件)。
第24页共208页
那么再次添加相应文件,如果没有完成的设计文件,点击
Next之后添加并且编辑设计文件。
ArtProjectllzarfi:
Addlilies[pa^e2ofSJ
Srlcclthtdtsignlilesyouwart归indudeirtOhcpiojectCfidAddjyloaddoldesignfl«
rtheprojectlirBctorytotiBprojectNote:
youcanskva^sadddesignhisstothepraje匚tlaier.
Efcrtane.fj
Fil■宅nam电|
ILib■■ID电53EDtr..piBLv^rsioft
SpsafylhepathnameEofan^rnn-defadtlibraries.
(J^srLharios...
€SwkI>
IFim:
hI取稍I
图3-5添加设计文件
5.选择设计所用器件。
由于本次实验使用Altera公司提供的DE2-70开发板,用户
必须选择与DE2-70开发板相对应的FPGA器件型号。
在Family菜单中选择CycloneII,Package选
FBGA,PinCount选896,Speedgrade资料个人收集整
选6,确认AvgjabMHViWSffl中选f^EPICTOF
热*896c6^如图3,矚6。
図
Selecttht4nddepictTiuwidlStarget(wCOmpibdOn.
Devicefarrdy
EamiylE^SSBI
□
31
rariserdeviM
i'
"
AutodeviceaetecledbfitlieFithei
<
5SpecificdeviceselededinAvailabledewc®
'
list
Shawri'
lAv-sdabtedevico'
listPackage:
|FB&
A耳
Prcount:
:
绥二]
Speedgads:
|F#
¥
Showadvanceddevices
f1rZtrrgii1H|「
Name
1Oney...
1LEs
iUsed/...jMemor...(Embeti.|FtL|l
EP2C7OF3aea
12V
6341&
G22
11520003004
1
>
bailabledewices-
II口L.
V卸ckI》IFiniEhII酿消I
图3-6选择相应器件
6.设置EDA工具。
设计中可能会用到的
EDA工具有综合工具、仿真工具以及时序
分析工具。
本次实验中不使用这些工具,因此点击
Next直接跳过设置。
如图
3-7。
BevPZDjcdTizazdzEDATdcI5c~t±
xngs[page4nf5]
SpeclytheclheiEDAImIs-inadditionhjtheQuHtusIIsdtwaie■-usedwiththeproiecf
-DeagnErt『y/5闪ths悚
iF^n申
Toolrbame:
■lir
r-Hit1
:
Ei加I
厂Junior
TinrgAnalysis
Z]
Toolnarne:
[fNon^
tPlrI
I~■hU11llrItb
图3-7设置EDA工具
7.查看新建工程总结。
在基本设计完成后,QuartusII会自动生成一个总结让用户核
对之前的设计,如图3-8所示,确认后点击Finish完成新建。
BevPzdJcdTizazdzSuAsary[pageGnSG]
WhenyourfcKFinish,theproject岬iltncreatedwdhthefolpwrgsflHings:
Pioiectdirectwy:
D./aHerfl/8ai/DE270Tutorial/CoinleilG/
Pioiectname;
CounteflO
Tcp-I&
veldesignefitay.
CodiHeflO
NumbercSflagadded:
NumberoJuserfcranesadded:
Devicejssigrmertls.
Familyi-flEb
CycloneIE
Device:
EP2C7t)FS95C$
EDAtooJs:
Desisnehlrju/syntliesis-
NQne>
Silnulation
iNone>
Tiniiganalysis:
(Nor»
Operatingcondiliorj
Core
l.W
Junctiontemperaturerange;
0■阳型
BackISzhFinish'
'
J取消I
I■5“1“I:
.「g-818I
图3-8新建工程总结
在完成新建后,QuartusII界面中ProjectNavigator的Hierarchy标签栏中会出现用户正资料个人收集整
在设计的工程名以及所选用的器件型号,如图
3-9所示。
PrejectNavigator
Entity
险CycloneII:
EP2C7OF896C6
J
”i*Counter10
图3-9观察正在设计的工程
8.培养良好的文件布局。
点击菜单项Assignments->
Device,选中CompilationProcessSettings选项卡,勾上右边资料个人收集整
的SaveProjectoutputfilesinspecifieddirectory,输入路径(一般为debug或者release),如图资料个人收集整理,勿做商
业用途
3-10所示。
EclLoVorLd
DtEcrpbon.
鈕咅thedrecbcf)!
indiizliIo钳$outputhies^udiaslheTwt-FooatAefwrt貝
FiE[.dpi]andE単aligFdet[.g〕default.吕Ipimject口ulpulfie^are±
dvedin蛀prei已efl匚
OK
9.添加所需设计文件。
图3-10指定单独的编译结果文件目录(相对路径)
点击菜单项File->
New或者点击图标
新建一个设计文件,选择VerilogHDLFile,资料个人收集整理,勿做商
如图3-11所示,点击0K。
建立Verilog源代码文件。
Nev
NewQuatuBIIPrqect5OPCEiildei-
肓DtsgnFiles
AUDIFde
BlockDiaa-arn/SchcmalicFile£
DlFFile
SlateMjchreFile前口gHOLFi日
VWbLFJe
=MemoryFilc5HeMBdBcn^aJllrtelFormal]FiteInHidfMtknFite
-■VsiihcaborvlDebijg^ngFlesiri-Sj^itwfiSouicesandRiob«
FifeLogicAnalyzerInLerfac*Fte5qnailapElLogicAnaiyzaReVedwWflvdonnFfc
=;
OtherFiles
IDLIncludeHeBlockSymbolFile
Dt5Crip(KnFl?
Sj^nops/sDesignCoTHtr-aintEFile
0K.
Cancel
图3-11选择设计文件类型
输入如下VerilogHDL语言的设计代码:
moduleCounter
icik,
rst_n,
q,overflow
);
inputicIk;
inputrst_n;
outputreg[3:
0]q;
outputoverflow;
always@(posedgeiclkornegedgerst_n)
begin
if(~rst_n)q<
=4'
hO;
else
begin
if(4'
h9==q)q<
h0;
elseq<
=q+4'
h1;
end
assignoverflow=4'
h9==q;
endmodule
第28页共208页
10.保存设计。
Save、点击图3
或者使用快捷键Ctrl+S保存设计,资料个人收集
整理,勿做商业用途
如图3-12所示。
给设计文件命名
存。
ErointtrLO勺4匡|腿卜
叢灘的如
回A面
丑I
丈杵5躍):
三j
PAddHectucrtEiqctf
图3-12保存设计文件
InfD!
………………………………+…………………………
圧岂图亍3-1于执待、•Start-AnaiysiS■&
Synthesis(开始分析与综合)"
“
.yInfz!
Lznzianlsquazi-ua:
rap==:
三□匕fieznings■ZL_aa-cn--wrLi.e_senzingj^zilea-:
:
CcunteitC-cCsuriuerlQ
析与综合完成后,编译出错,错误原因如断口弓3沔新示。
T丘ZE
O±
rr=r:
T芒r-丄c^eJ.殛工匸^芒门匸丄一丁isondezinco
l£
❽Errcir;
ikartu昴IIiSynthtsiawasunfucccjsful.1criccp0碎r話iiia;
s
图3-14分析与综合错误原因
Counter,这在多文件的工
顶层实体Counter10未在源码中定义,必须更改顶层实体为程中经常需要用到。
将左侧的ProjectNavigator切到Files标签,对着Counter.v文件右击,选择Setas资料个人收集整理,勿做商业用途
Top-LevelEntity,如图3-15。
ProjectNavigator
Files
Open
E«
nav«
FilfefromProject
awTop-LevelEntity
£
rSiteSymbolFilesforCurrentFile
CreateA^LInclu.4&
FilesforCurrentFils
Properties
OpeninMainVindow*/ErtibleDecking
Close
y^HieTarcl^lISFiles|f^DesignUniU|
图3-15重新指定顶层实体
12.重新执行分析与综合,结果如图3-16,出现了12个警告,这是因为qsf文件中记
录的顶层实体在这一步执行时还未更新。
QuartusII
Analysis4SyntK&
siswassuccessEul(12■warnings)
r'
确定"
鋼
图3-16分析与综合结果(第二次执行)
3-17。
如果再次执行分析与综合,无论你是否删掉原先的编译结果,都会完全成功,如图
Analysis4Synthe^iswassuccessful
匸二孵二[]|
图3-17分析与综合结果(第三次执行)
3.2电路仿真
13.功能仿真。
它是为了检查设计是否在理论上达到预期功能,该仿真不考虑期间实际物理特性。
首先创建仿真输入波形文件。
仿真时需要对顶层实体的输入管脚提供激励信号,在Quartus软件中可以通过波形文件方便的输入。
New->
Vector资料个人收集整理,勿
做商业用途
WaveformFile,如图3-18所示。
Her
SOPCBi^ldeiSJIstem
一DewighfJes
AHDLFlIs
BlockUngNm/Euh帥akFfeEDIFFile
StaleM«
hirwFile
SyslemVerJogHDLFileIdScjiplFite
VerlogHDLFife
VHDLFils
一MemffpFiles
Neuadecmal(Inlel-FoiniatJFie
McmoiyInUd站PnFie
1VeriicetiorvOebuggtTgFifes
In-SysLsmSDurcesandProbosFfeLwAna(p2erlnn&
f^ceFileSignallapIILogcAna^zerFile
2DiheiFtK
AHDLIncludeFJe
BlockSjJrrtolFite
ChainDescriptionFils
SynopsesDesianOonslrariiEFile
图3-18创建波形文件
14.
3-19进行选择(或者直接双击)。
添加信号结点。
在空波形文件中点击右键,如图
参匚ownerVI君》CompiationRepoit-Flow
4=14
Di.
Insert
In-sbr^YgafarrtAividoir
3-19添加结点右键菜单
单击InsertNodeorBus后,
出现如图3-20所示对话框。
Rode
Drbus
赴ame:
lypr
1INPUT
Valufltypt
|9<
tvel
旦atilt
1ASCII
Rue里idth
P
StartHidett
Cjncel
NodtFincler...
厂Displaycodeccnjritasbinaycount
图3-20添加结点对话框
选择NodeFinder按钮可以从结点列表中选择我们需要的,而避免一个一个输入结点
的麻烦。
图3-21NodeFinder
Fitter选择Pin:
all,点击List按钮。
出现如图
3-22结点列表
将所有结点加入右侧SelectNodes栏中。
完成后如图
UnassignedUna^ignedUnTssignedUnassignedUnasEignedUnassignedUnassignedUnas$igned
图简单起见,可以直接点>
按钮,3-23所示。
点击OK按钮确认。
ffodeFinder
Namftdj"
Liokin.iWHBKCTl
TFJter:
IFinsall
J—
TjJ丽IncludesubentiiBS3.
CancelI
NodesFount
UnassignedUna^ignedUndssianedUnassignedUnasEignedUnassignedUnassignedUnatsigricd
NameICountsrEckICountsrloveiflDWICoynterk]ICounterkilO]t>
|Ccjunterlq|l)❻|Cojnter|q[2]|Codnlerlq[3]ICountcrlis^ri
I■AssignEenh]TUnossignEidUnassignedUnssjiai^dUnassionedUnaissignecjUraissignedUriKsignedUnAssigned
Ir
口
点击
图3-23添加结点到右侧OK后返回添加结点对话框。
3-24所示。
图3-24添加结点后的对话框
OK确定,波形文件将如图3-25所示。
唇匚Qiriln.v
I◎匚ompidhanRepot-RkiwSLmfnHipP.SSra小IP跑蚪.
[Ta
旦
%bL..LT.S.
1icLkkD
.flafrkK
Q%A[»
]
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g
幅占痂ITimeBer.
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S曲
IdAniSQ.aTil
]T.5£
5比
30』UH
End
SSSSfiSfiSSS55¥
?
SHSSSSfiSfiSSKSfiSSHSfiSSfiSfiSSKSS5?
5?
SfiSSfiSSSSKSS5?
SfiS2SSfiSS¥
5S55®
SSS2SSSSSSSSSRSSS:
—iP]
图3-25波形文件
15.将iclk设为方波。
右击iclk信号,
业
1X1.V.._
k用途1
u^o
iclkAdi
Cui
Ctrl+Xj
04&
PF
Ctrl+C
rtaste
d
Belete
Del
EntjrtW■甘•fArmIntwrv^
选择value->
clock..,如图3-26所示。
资料个人收集整理,勿做商
Mil
Grouping
DizplayFoTsn.it
Bodfs
(JirpuputdButBiI•乍
Locate
Plropertiea
IIIn
[01
StretchorCompressWaveforaInter背al…
.Ctrl+*lt45
Offsetttavefor*Interval...
Ctrl+JdtH)
UninitializedQj)
Ctrl+KLt+V
ForcingVnknowD(J)
Ctrl+ALt+I
FmrcingLow(jO)
Ctrl+JtLtH)
FarcingHigti
(1)
Ctrl+JtLt+I
HighImpedance(X)
Ctrl+Jdt+Z
tteakUrJoiowt(J)
Ctrl+Alt+t
tteakLow⑪
Cttl+Jdt+L
WeakHi必砂
Cttl+Jdt+H
Don'
LCire(JDCJ
Cttl+Jdt+D
Invta^t
Ctrl+Jklttl
Csi魚y«
iut..
Ctrl+U.t*V
Clacjf..
Ctrl+*lt4K
Arti^r*ryValu*.
Ctrl+KLt+B
Eon日MlV-BluflE..
Ctrl+Jat+K
图3-26将icik改为方波
Clock
在弹出的clock设定对话框中把调整^^20ns,^®
3-27oDuty
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