武汉大学电气数电仿真实验Word格式文档下载.docx
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begin
if(flag==3'
b000)
light<
={1'
b1,light[len:
1]};
if(light[1]==1'
b1)
flag<
=3'
b001;
end
elseif(flag==3'
b001)
begin
={light[len-1:
0],1'
b0};
if(light[6]==1'
b0)
b010;
b010)
light[len:
4]<
4],1'
b1};
light[len-4:
0]<
b1,light[len-4:
b011;
b011)
light[len:
4]<
={1'
b0,light[len:
5]};
light[len-4:
0]<
={light[len-5:
if(light[2]==1'
flag<
b100;
end
elseif(flag==3'
b100)
begin
if(light[1]==1'
b101;
b101)
begin
light<
=8'
h00;
flag<
b110;
b110)
t_switch<
=~t_switch;
b000;
endmodule
二、实验波形:
三、实验电路:
实验一:
1位全加器的设计
一、实验目的:
1、掌握QuartusⅡ8.0软件使用流程。
2、初步掌握VERILOG的编程方法。
二、实验原理:
一位全加器的真值表如下:
A
B
Ci
S
Co
1
一位全加器的逻辑表达式为:
Sum=a^b^ci;
Co=a&
b|(a^b)&
Ci.
三、实验程序:
modulefulladder(a,b,c1,ch,sum);
inputa,b,c1;
outputch,sum;
regch,sum;
always@(aorborc1)
sum=a^b^c1;
ch=a&
c1;
四、实验波形:
五、实验电路:
六、将实验电路保存为元件符号,供实验二使用。
保存方法如下:
file菜单下的creatsymbolsfiles。
实验二:
四位全加器的设计
1、掌握图形层次设计方法;
2、熟悉QUARTUSⅡ8.0软件的使用及设计流程;
3、掌握全加器原理,能进行多位全加器的设计。
二、实验原理图:
调用实验一所完成的一位全加器。
实验三:
三输入与门、三输入或门
1、理解简单组合电路设计方法。
2、掌握基本门电路的应用。
三输入与门、三输入或门的输出分别为:
Out=a&
b&
c;
out=a^b^c;
moduleinput3_AND(A,B,C,L);
//and
inputA,B,C;
outputL;
assignL=A&
B&
C;
moduleinput3_OR(A,B,C,L);
//or
assignL=A^B^C;
endmodule
实验四:
8-3优先编码器
1、熟悉常用编码器的功能逻辑。
2、熟悉VERILOG的代码编写方法。
二、实验代码:
(采用两种编码方式)
1、
moduleyouxian8_3bianmaqi(X,Y);
input[7:
0]X;
output[2:
0]Y;
assignY[0]=~(~(X[1])&
X[2]&
X[4]&
X[6]|~(X[3])&
X[6]|~(X[5])&
X[6]|~(X[7]));
assignY[1]=~(~(X[2])&
X[5]|~(X[3])&
X[5]|~(X[6])|~(X[7]));
assignY[2]=X[4]&
X[5]&
X[6]&
X[7];
2、
always@(X)
if(~X[7])Y=3'
else
if(~X[6])Y=3'
if(~X[5])Y=3'
if(~X[4])Y=3'
if(~X[3])Y=3'
if(~X[2])Y=3'
if(~X[1])Y=3'
elseY=3'
b111;
endmodule
三、程序波形:
实验五:
3-8线译码器
1、熟悉常用译码器的逻辑功能。
2、掌握复杂译码器的设计方法。
moduleswitch3_8(EN,X,Y);
input[0:
2]X;
inputEN;
//ENweishinengxinghao
output[0:
7]Y;
reg[0:
if(EN)Y=8'
b11111111;
else
if(X==3'
b000)Y=8'
b01111111;
b001)Y=8'
b10111111;
b010)Y=8'
b11011111;
b011)Y=8'
b11101111;
b100)Y=8'
b11110111;
b101)Y=8'
b11111011;
b110)Y=8'
b11111101;
b111)Y=8'
b11111110;
实验六:
八位十进制频率计实验
1、进一步了解VERILOG语言功能
2、了解EDA在高频工作下的优势,这是单片机无法比拟的
(包括一个十进制计数器、一个四位锁存器)
1、以下是四位锁存器
moduleoctal(clk,en,d_in,q_in);
inputclk,en;
input[3:
0]d_in;
output[3:
0]q_in;
reg[3:
0]Q;
assignq_in=Q;
always@(posedgeclk)
if(!
en)
beginQ<
=d_in;
2、以下是十进制计数器
modulepinlvji8_10(clr,CP,EN,load,D,Q,TC);
3]D;
3]Q;
inputclr,CP,EN,load;
outputTC;
regTC;
always@(posedgeCP)
if(EN)
if(~clr)beginQ<
=4'
b0000;
TC<
=1'
b0;
else
if(~load)Q<
=D;
if(CP)
Q<
=Q+1'
b1;
if(Q==4'
b1111)TC<
elseTC<
三、实验波形:
图6.1四位锁存器波形
图6.2(a)十进制计数器clr控制波形
图6.2(b)十进制计数器load控制波形
图6.2(c)十进制计数器TC进位信号波形
实验心得与体会:
通过本次QUARTUS软件的学习,初步掌握了两种编辑方法。
一种是用VERILOG语言编写,一种是图形编辑,两种方法都方便快捷,具有其他硬件无可比拟的优势。
对于我们所在专业,数字电路是必不可少的一门专业知识,有了这个软件无疑给我们提供了很大方便,在以后的日子里,一定要加强这方面知识的学习。
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