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(2)DAND8——8输入相与
(3)8dff——八位D触发器存储器
(4)16culdslr——16位移位寄存器
(5)81mux——八选一选择器
(6)74166——八位并入/串出移位寄存器
以及若干非门、与门、或门
三、电路原理图及仿真图
整体原理图:
仿真图:
四、电路原理及仿真图说明
1.电路原理图分步说明:
<
1>
帧码检测模块:
分析:
数据和时钟分别从data处和256clk处输入,输入数据与第一块7474的第一个D触发器D端相接,第一个D触发器输出Q端与第二个D触发器输入D端相接,而第二个D触发器输出2Q端作为第二块7474的数据输入,而1QN与2QN分别与DAND8芯片的输入端相连,以此类推。
时钟则是前两块7447时钟一致,后两块一致(但比前两块有延迟)。
输出序列接入DAND8的输入顺序应为
(4)2Q(4)1Q(3)2Q(3)1QN
(2)2QN
(2)1Q
(1)2QN
(1)1QN.
这部分是通过四片双D触发器芯片和一片八输入相与芯片实现对帧同步码11100100的检测,若检测到输入序列为11100100.则输入给DAND8的八位输入全为1,这样则输出0的结果,将这个结果送入下一模块,则可以满足检测到11100100才进行一轮新的交换的效果,其他情况下输出均为1,相当于四个时隙还未走完,不能开始新一轮的交换。
这样,就能实现帧码检测的功能了。
另外与时钟信号相连的几个非门是起到一个延迟的作用,对接下来的时隙交换起作用
2>
串并转换模块
这一模块主要由芯片8dff来实现。
此芯片内部为8个单输出D触发器。
先将数据输入最左边第一块8dff芯片的D1输入端,输出端Q1再将数据送入D2端和右边四片8dff芯片的D1输入端,以此类推。
其中,要注意的是这五片8dff芯片的时钟并不相同,最左边的时钟信号为经过两个非门延迟后的输入时钟信号,而其他四片8dff芯片的时钟信号分别与接下来的移位寄存器的四个输出有关。
3>
写控制脉冲产生模块
DAND8输出端系统时钟(延迟)
四片8dff的时钟端
此模块由两片16cudslr芯片(16位移位寄存器)和五个非门、四个与门组成。
此模块第一块芯片的数据输入为帧码检测模块DAND8芯片的输出数据,当前面检测到帧码11100100序列时,则有数据0由QN端输出传入该模块的移位寄存器0中,其他情况下均为1.随着时钟,数据0会在移位寄存器中进行移位,同时将这当进过8bit数据后,0移到了第一块寄存器的Q8端,这时第1时隙(紧跟帧同步码的下一时隙)将输入四个8dff芯片;
再经过8bit则移到第一块寄存器的Q16端,以此类推,在经过四个时隙的数据的过程中两块寄存器的Q8和Q16依次会有1bit的时间内为0,这是取反与时钟相与将存在8dff中的数据并行输出到74166中。
而这四个Q端分别与四个非门相连,再与延迟后的系统时钟分别相与,将与后的四个结果分别作为四片8dff芯片的时钟。
在这四个Q端为0的时候,与时钟相与后输出均为时钟的反信号,作为延迟时钟分别送入四片存储器8dff的时钟端,这是时隙数据序列会按时钟一次进入四个存储器中;
当Q端为1时,与时钟相与结果为0,此时停顿,无时钟信号输入给存储器,总的达到一个延迟的作用。
4>
读脉冲产生模块
该模块主要由三片81mux(八选一)芯片组成。
三片81mux芯片的A、B端分别与con1和con2相连接,con1和con2是用来写入交换时隙序号的输入端,一共有四种取值(con2con1:
00、01、10、11),分别对应三片芯片的D0、D1、D2、D3。
而每片芯片的D0~D3均对应上一模块的移位寄存器的Q8和Q16.根据con1和con2的取值,我们选择不同的D输入数据,再从Y端输出,分别接到缓冲存储模块的三块74166的STLD使能端,以便在存储器中写入选择的时隙。
对应的取值和选择交换的时隙列表如下:
81mux输出(从左到右)
D0
D1
D2
D3
Y1
1Q8
1Q16
2Q8
1Q8
Y2
Y3
表4.1.4-2
(注释:
1Q8表示第一块移位寄存器16cudslr的Q8输出端)
Con2
Con1
D
时隙顺序
0
0
123
0
1
213
321
1
D3
132
表4.1.4-1
时隙编号根据输入的四个时隙——帧同步码、随机码(全1码)、开关码、全0码,分别对应0、1、2、3)
5>
缓冲存储模块
系统时钟(有延迟)
第一片8dff
的八个输出端
第二片8dff
Y1
第三片8dff
Y3
第四片8dff
2Q16(第二块移位寄存器的Q16端)
此模块主要由四片74166(八位并入/串出移位寄存器)和一个四端输入的或门组成。
四片74166的A至H八个输入端分别与串并转换模块的四片8dff的八个输出端Q1至Q8一一对应。
使能端STLD如上图所示分别与Y1、Y2、Y3和2Q16相连,所以,在使能端的作用下,74166可执行缓冲存储的作用,将我们写入的脉冲序列根据读脉冲产生模块所交换的时隙输出,使74166使能,将8dff中的序列脉冲存入芯片中。
表4.1.5-174166真值表
其中,使能端即置位端STLD的作用主要为:
当在读脉冲模块将需要交换的时隙按con1和con2的取值选定后,让三个Y端顺序输出交换后的时隙序号,再送入74166,74166则根据所给的时隙号选择存储在8dff中的相对应的时隙序列。
最后通过或门按交换后的顺序依次输出四个时隙的序列,其中第0时隙,即帧同步码不与其他时隙进行交换。
2.仿真图分析:
时钟256kHz(即1bit为3.9us),输入序列为datan:
11100100,11111111,01000010,00000000
输出时隙顺序:
0123
竖线处为帧同步码11100100处
此种情况下con2,con1均为0,按前面电路的分析可知,此时四个时隙无交换,按顺序输出dataout为11100100,11111111,01000010,00000000
0213
此种情况下con2,con1分别为0、1,按前面电路的分析可知,此时四个时隙中1、2时隙交换,即随机码(全1码)和开关码进行交换,之后再按交换后的顺序输出dataout为11100100,01000010,11111111,00000000
0321
此种情况下con2,con1分别为1、0,按前面电路的分析可知,此时四个时隙中1、3时隙交换,即随机码(全1码)和全0码进行交换,之后再按交换后的顺序输出dataout为11100100,00000000,01000010,11111111.
0132
此种情况下con2,con1均为1,按前面电路的分析可知,此时四个时隙中2、3时隙交换,即开关码和全0码进行交换,之后再按交换后的顺序输出dataout为11100100,11111111,00000000,01000010.
五.仿真操作
1.软件仿真:
步骤:
打开jhks.gdf文件,点击File—Project—setprojecttocurrentfile(加载当前文件),再点击Max+plus2-10—Compiler:
接下来打开jhks.scf文件,点击Max+plus2-10—Simulator:
2.硬件仿真:
(1)电路改进——在时钟输入端加一个两端输入的或门
目的:
驱动时钟的输入运作。
(2)加载芯片
按软件仿真中步骤打开电路图后点击Assign—Device,选择芯片如下所示
(3)实验箱连接及管脚定义:
在加载完芯片后对其管脚接口进行定义,点击Max+plus2-10—FloorplanEditor
实验箱芯片为EPLD7128SLC84-10
其中定义的接口为:
时钟256clk——30管脚——实验箱芯片CJ604端口——复接时钟口
输入数据datan——18管脚——实验箱芯片CJ605端口——复接数据口
输出数据dataout——5管脚——实验箱芯片CJ603端口
实验箱连接:
按上述管脚定义接好芯片管脚和数据、时钟接口,同时要让两个实验箱共地,输出数据经CJ603端口接入一虚拟示波器连接到电脑主机USB口,实验箱下载电缆接到电脑主机后端接口处。
输出开关码处要将跳线帽插拔到正确位置。
管脚定义界面如下:
(4)进行程序下载和波形仿真:
首先将电路中con2、con1数据输入定义好,我们选取的是con2为0,con1为1
所以四个时隙(0~3时隙)应该1、2时隙交换。
(时隙数据由实验箱给出)
下载程序:
点击Max+plus2-10—programmer—点击program
在下载文件时出现无法下载的情况,后来发现是硬件定义错误,点击Option—Hardwarestep,在对话框HardwareType选项中选择最后一个BitBlaster
再进行下载操作即可成功下载,下载成功后打开桌面虚拟仿真器软件MI,选择示波器界面观察,运行一段时间后可以得到输入、输出时隙波形及交换结果如下两幅图所示:
其中我们可以看到输入的数据为帧同步码11100100、随机码(每四时隙均可能不同)、开关码01000010、全零码00000000,从波形图中我们发现输出的时隙在1、2时隙即随机码和开关码进行了交换。
输入时隙波形
输出时隙波形
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