VerilogIIC通信实验笔记.docx
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VerilogIIC通信实验笔记
WritebyGianttank
我实验的是AT24C08的单字节读,单字节写,页读和页写,在高于3.3V系统中他的通信速率最高400KHZ的,我实验里用的是100KHZ的速率。
图1是硬件原理图
图1
图2
图2是器件地址,我的原理图是A2接高。
IIC通信协议中要注意的地方:
1.当时钟线SCL高电平时,如果把数据线SDA从高电平拉到低电平,则表示通信开始(START);如果把数据线SDA从低电平拉到高电平,则表示通信结束(STOP)。
SDA数据不变,视为数据采样。
2.前一个STOP结束后。
与下一个START开始要保证5ms的间隔。
3.页写有字节限制,而页读没有,可以一次读出所有的数据。
4.SDA信号在FPGA为接受方时要设置为高阻态。
5.应答信号永远是接收方发送的,这个很重要,我就是卡在这里几天没找到原因。
FPGA在读数据的时候,第9个周期是FPGA发低电平给EEPROM的。
图3为RTL视图
图3
引脚定义
信号名称
方向
描述
clk
input
50M的主时钟
rst_n
input
复位信号
sw1
input
按键1低电平有效按下执行字节写
sw2
input
按键2低电平有效按下执行字节读
sw3
input
按键3低电平有效按下执行页写
sw4
input
按键4低电平有效按下执行页写
SDA
inout
IIC数据端口
SCL
output
IIC时钟端口
leddata
output
数码管段选
ledcom
output
数码管位选
代码中分了两个模块,iic_com模块除了执行和I2C通信有关的代码设计外,还有按键检测部分,而ledshow模块只是驱动数码管显示读出的数据。
对于这个通信的过程,内部使用了一段式状态机进行设计。
图4是状态机的状态图。
具体每个状态见程序。
图4
1.字节写
图5
Modelsim后仿真的图
蓝色为sda数据线高阻态,fpga接受eeprom应答。
写入数据88h。
2.字节读
图6
Modelsim后仿真的图
3.页写
图7
因为我只有8个数码管,所以我程序里的页写,页读都只有4个数据。
Modelsim后仿真的图
可以看到写入数据位21h,43h,65h,87h。
4.页读
图8
随机字节读和当前字节读都能触发页读,我只做了随机字节读
Modelsim后仿真的图
这里就是应答是fpga应答给eeprom的。
最后希望这篇文档能帮助对IIC协议还不够了解的同学。
源程序在下一篇文章中。
0px;display: inline;"alt="clip_image002"src=""border="0"> 顶层 ? 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 `timescale1ns/1ps moduleiicmax( clk,rst_n, sw1,sw2,sw3,sw4, scl,sda, leddata,ledcom ); inputclk; //50MHz inputrst_n; //复位信号,低有效 inputsw1,sw2,sw3,sw4; //按键,(1按下执行写入操作,2按下执行读操作,3按下执行连写操作,4按下执行连读操作) outputscl; //24C08的时钟端口 inoutsda; //24C08的数据端口 output[7: 0]ledcom; //数码管片选信号,低有效 output[7: 0]leddata; //7段数码管(不包括小数点) wire[7: 0]tansdata; //传送的数据 wire[2: 0]ackflag; //标志 iiccom iiccom( .clk(clk), .rst_n(rst_n), .sw1(sw1), .sw2(sw2), .sw3(sw3), .sw4(sw4), .sda(sda), .scl(scl), .ackflag(ackflag), .outdata(tansdata) ); ledshow ledshow( .clk(clk), .rst_n(rst_n), .ackflag(ackflag), .ledcom(ledcom), .leddata(leddata), .indata(tansdata) ); endmodule ? 1 ? 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359 360 361 362 363 364 365 366 367 368 369 370 371 372 373 374 375 376 377 378 379 380 381 382 383 384 385 386 387 388 389 390 391 392 393 394 395 396 397 398 399 400 401 402 403 404 405 406 407 408 409 410 411 412 413 414 415 416 417 418 419 420 421 422 423 424 425 426 427 428 429 430 431 432 433 434 435 436 437 438 439 440 441 442 443 444 445 446 447 448 449 450 451 452 453 454 455 456 457 458 459 460 461 462 463 464 465 466 467 468 469 470 471 472 473 474 475 476 477 478 479 480 481 482 483 484 485 486 487 488 489 `timescale1ns/1ps moduleiiccom( clk,rst_n, sw1,sw2,sw3,sw4, scl,sda, ackflag, outdata ); inputclk; //50MHz inputrst_n; //复位信号,低有效 inputsw1,sw2,sw3,sw4; //按键,(1按下执行写入操作,2按下执行读操作,3按下执行连写操作,4按下执行连读操作) outputscl; //24C08的时钟端口 output[2: 0]ackflag;//后面显示接收到数据的标准 inoutsda; //24C08的数据端口 output[7: 0]outdata; //数码管显示的数据 //-------------------------------------------- //按键检测 regsw1_r,sw2_r,sw3_r,sw4_r; //键值锁存寄存器,每20ms检测一次键值 reg[19: 0]cnt_20ms;//20ms计数寄存器 always@(posedgeclkornegedgerst_n) if(! rst_n)cnt_20ms<=20'd0; elseif(cnt_20ms==20'hfffff)cnt_20ms<=20'h0; elsecnt_20ms<=cnt_20ms+1'b1; //不断计数 always@(posedgeclkornegedgerst_n) if(! rst_n)begin sw1_r<=1'b1; //键值寄存器复位,没有键盘按下时键值都为1 sw2_r<=1'b1; sw3_r<=1'b1; sw4_r<=1'b1; end elseif(cnt_20ms==20'hffff0)begin sw1_r<=sw1; //按键值锁存 sw2_r<=sw2; sw3_r<=sw3; sw4_r<=sw4; end //--------------------------------------------- //分频部分 reg[2: 0]cnt; //cnt=0: scl上升沿,cnt=1: scl高电平中间,cnt=2: scl下降沿,cnt=3: scl低电平中间 reg[8: 0]cnt_delay;//500循环计数,产生iic所需要的时钟 regscl_r; //时钟脉冲寄存器 always@(posedgeclkornegedgerst_n) if(! rst_n)cnt_delay<=9'd0; elseif(cnt_delay==9'd499)cnt_delay<=9'd0; //计数到10us为scl的周期,即100KHz elsecnt_delay<=cnt_delay+1'b1; //时钟计数 always@(posedgeclkornegedgerst_n)begin if(! rst_n)cnt<=3'd5; elsebegin case(cnt_delay) 9'd124: cnt<=3'd1;//cnt=1: scl高电平中间,用于数据采样 9'd255: cnt<=3'd2;//cnt=2: scl下降沿后面点 9'd374: cnt<=3'd3;//cnt=3: scl低电平中间,用于数据变化 9'd495: cnt<=3'd0;//cnt=0: scl上升沿前面点 default: cnt<=3'd5; endcase end end `defineSCL_POS (cnt==3'd0) //cnt=0: scl上升沿前面点 `defineSCL_HIG (cnt==3'd1) //cnt=1: scl高电平中间,用于数据采样 `defineSCL_NEG (cnt==3'd2) //cnt=2: scl下降沿后面点 `defineSCL_LOW (cnt==3'd3) //cnt=3: scl低电平中间,用于数据变化 always@(posedgeclkornegedgerst_n) if(! rst_n)scl_r<=1'b0; elseif(cnt_delay==9'd499)scl_r<=1'b1; //scl信号上升沿 elseif(cnt_delay==9'd249)scl_r<=1'b0; //scl信号下降沿 assignscl=scl_r;//产生iic所需要的时钟 //--------------------------------------------- //需要写入24C02的地址和数据 `defineDEVICE_READ 8'b1010_1001 //被寻址器件地址(读操作) `defineDEVICE_WRITE 8'b1010_1000 //被寻址器件地址(写操作) `defineWRITE_DATA0 8'b1000_1000 `defineWRITE_DATA1 8'b0010_0001 //写入EEPROM的数据 `defineWRITE_DATA2 8'b0100_0011 `defineWRITE_DATA3 8'b0110_0101 `defineWRITE_DATA4 8'b1000_0111 `defineBYTE_ADDR 8'b0000_0100 //写入/读出EEPROM的地址寄存器 reg[7: 0]db_r; //在IIC上传送的数据寄存器 reg[7: 0]read_data;//读出EEPROM的数据寄存器 reg[7: 0]outdata_r;//输出数据贮存器 parameter PAGEDATA_NUM=3'd4; //页写数据个数 //--------------------------------------------- //读、写时序 parameter IDLE =17'b0_0000_0000_0000_0001;//初始态 parameter START1 =17'b0_0000_0000_0000_0010;//起始信号 parameter ADD1 =17'b0_0000_0000_0000_0100;//写入器件地址 parameter ACK1 =17'b0_0000_0000_0000_1000;//应答 parameter ADD2 =17'b0_0000_0000_0001_0000;//写入字节地址 parameter ACK2 =17'b0_0000_0000_0010_0000;//应答 parameter START2 =17'b0_0000_0000_0100_0000;//读操作开始前的起始信号 parameter ADD3 =17'b0_0000_0000_1000_0000;//写入器件地址 parameter ACK3 =17'b0_0000_0001_0000_0000;//应答 parameter ACKR =17'b1_0000_0000_0000_0000;//fpga给应答 parameter DATA =17'b0_0000_0010_0000_0000;//字节读写 parameter PAGER =17'b0_0000_0100_0000_0000;//页读 parameter PAGEW =17'b0_0000_1000_0000_0000;//页写 parameter ACK4 =17'b0_0001_0000_0000_0000;//应答 parameter HIGH =17'b0_0010_0000_0000_0000;//高电平 parameter STOP1 =17'b0_0100_0000_0000_0000;//停止位 parameter STOP2 =17'b0_1000_0000_0000_0000;//延时同步 reg[16: 0]cstate; //状态寄存器 regsda_r; //输出数据寄存器 regsda_link; //输出数据sda信号inout方向控制位 reg[3: 0]num; //读写的字节计数 reg[2: 0]ackflag;//连读时的数据标志 reg[2: 0]pagecnt;//连读连写时的数据计数器 reg[7: 0]pagedata_r;//连读储存器 always@(posedgeclkornegedgerst_n)begin if(! rst_n)begin pagedata_r<=8'd0; end elsebegin case(pagecnt) 3'd0: pagedata_r<=`WRITE_DATA1; 3'd1: pagedata_r<=`WRITE_DATA2; 3'd2: pagedata_r<=`WRITE_DATA3; 3'd3: pagedata_r<=`WRITE_DATA4; default: ; endcase end end //---------------------------------------状态机-----------------------------------
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- VerilogIIC 通信 实验 笔记