数字电子技术第21次课异步计数器及N进制计数器.docx
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数字电子技术第21次课异步计数器及N进制计数器
第21次课异步计数器及N进制计数器
●本次重点内容:
1、异步计数器的分析。
2、集成异步计数器的逻辑功能。
●教学过程
21.1异步二进制计数器
一、4位异步二进制加法计数
如图21-1所示,当低位触发器输出端Q由1态变为0态(下降沿)时,输出端Q向高位触发器的时钟脉冲输入端CP输出一个进位信号,此为触发器的有效触发沿,高位触发器就发生翻转,计数器计数加1。
4位异步二进制加法计数器的逻辑电路如图21-1所示。
JK触发器都接成T´触发器,下降沿触发。
图21-14位异步二进制加法计数器逻辑电路
1)写方程:
①时钟方程:
CP0=CP,CP1=Q0n,CP2=Q1n,CP3=Q2n
②驱动方程:
J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1
③输出方程:
C=Q3nQ2nQ1nQ0n
④状态方程:
Q0n+1=
Q1n+1=
Q2n+1=
Q3n+1=
2)工作原理异步置0端
上加负脉冲,各触发器都为0状态,即Q3Q2Q1Q0=0000状态。
在计数过程中,
为高电平。
只要低位触发器由1状态翻到0状态,相邻高位触发器时钟脉冲输入端CP接收到有效CP触发信号,触发器的状态便发生翻转。
3)状态转换真值表根据状态方程和时钟方程可推出4位异步二进制加法计数器的状态转换真值表,见表21-1:
表21-14位异步二进制加法计数器状态转换真值表
Q3n
Q2n
Q1n
Q0n
Q3n+1
Q2n+1
Q1n+1
Q0n+1
C
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
1
0
1
0
0
0
0
1
0
0
0
1
0
1
0
0
1
0
1
0
1
1
0
0
0
1
1
0
0
1
1
1
0
0
1
1
1
1
0
0
0
0
1
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
0
0
1
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
0
1
4)工作波形又称时序图或时序波形,如图21-2所示。
输入的计数脉冲每经一级触发器,其周期增加一倍,即频率降低一半。
一位二进制计数器就是一个2分频器。
图21-24位异步二进制加法计数器工作波形
二、4位异步二进制减法计数器
各触发器应满足两个条件:
①每当CP有效触发沿到来时,触发器状态翻转一次,即用T´触发器。
②控制触发器的CP端,当低位触发器输出Q由0态变为1态(上升沿)时,另一个输出端
由1态变为0态(下降沿),低位触发器输出
向高位触发器的CP端输出一个借位信号(有效触发沿),高位触发器状态发生翻转,计数减1。
下面分析由JK触发器组成的4位异步二进制减法计数器。
其逻辑电路如图21-3所示。
FF3~FF0都为T´触发器,下降沿触发。
图21-34位异步二进制减法计数器逻辑电路
1)写方程:
①时钟方程:
CP0=CP,CP1=
,CP2=
,CP3=
②驱动方程:
J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1
③输出方程:
B=
④状态方程:
Q0n+1=
Q1n+1=
Q2n+1=
Q3n+1=
2)工作原理异步置0端
上加负脉冲,各触发器都为0状态,即Q3Q2Q1Q0=0000状态。
在计数过程中,
为高电平。
只要低位触发器由0状态翻到1状态,相邻高位触发器时钟脉冲CP端接收到有效CP触发信号,触发器的状态便发生翻转。
3)状态转换真值表根据状态方程和时钟方程可推出4位异步二进制减法计数器计数状态转换真值表,见表21-2:
表21-24位异步二进制减法计数器状态转换真值表
Q3n
Q2n
Q1n
Q0n
Q3n+1
Q2n+1
Q1n+1
Q0n+1
B
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
0
1
1
0
1
0
1
1
0
1
1
1
0
0
0
1
1
0
0
1
0
1
1
0
1
0
1
1
1
0
1
0
0
1
0
1
0
1
0
0
1
0
1
0
0
1
1
0
0
0
0
1
0
0
0
0
1
1
1
0
0
1
1
1
0
1
1
0
0
0
1
1
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
0
1
0
0
0
0
1
1
0
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
3)工作波形根据状态转换真值表可推出位4位异步二进制减法计数器工作波形如图21-4所示
图21-44位异步二进制减法计数器工作波形
21.2异步十进制计数器
一、异步十进制加法计数器
异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改得到的。
它跳过了1010~1111六个状态,利用自然二进制数的前十个状态0000~1001实现十进制计数。
下面分析由4个JK触发器组成的8421BCD码异步十进制加法计数器。
其逻辑电路如图21-5所示。
图21-5异步十进制加法计数器逻辑电路图
1)列方程
时钟方程:
CP0=CP,CP1=Q0n,CP2=Q1n,CP3=Q0n
驱动方程:
J0=K0=1,
J1=
,K1=1,
J2=K2=1
J3=Q2nQ1n,K3=1
状态方程:
Q0n+1=
Q1n+1=
Q2n+1=
Q3n+1=
Q2nQ1n
2)计数状态顺序表异步十进制加法计数器状态顺序表见表21-3:
表21-3异步十进制加法计数器状态顺序表
计数顺序
计数器状态
Q3n
Q2n
Q1n
Q0n
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
10
0
0
0
0
3)工作原理
设计数器从Q3Q2Q1Q0=0000状态开始计数。
这时J1=
=1,FF1也为T´触发器。
因此,输入前8个计数脉冲时,计数器按异步二进制加法计数规律计数。
在输入第7个计数脉冲时,计数器的状态为Q3Q2Q1Q0=0111。
这时,J3=Q2Q1=1、K3=1。
输入第8个计数脉冲时,FF0由1状态翻到0状态,Q0输出的负跃变。
一方面使FF3由0状态翻到1状态;与此同时,Q0输出的负跃变也使FF1由1状态翻到0状态,FF2也随之翻到0状态。
这时计数器的状态为Q3Q2Q1Q0=1000,
=0即使J1=0。
因此,在Q3=1时,FF1只能保持在0状态,不可能再次发生翻转。
输入第9个计数脉冲时,计数器的状态为Q3Q2Q1Q0=1001。
这时,J3=0、K3=1。
输入第10个计数脉冲时,计数器从1001状态返回到初始的0000状态,电路从而跳过了1010~1111六个状态,实现了十进制计数,同时输出一个进位信号。
4)工作波形图如图21-6所示。
图21-6异步十进制加法计数器工作波形图
二、集成异步十进制加法计数器74LS290
74LS290是异步十进制计数器。
它由一个一位二进制计数器和一个异步五进制计数器两部分组成,将二进制计数器和异步五进制计数器通过一定连接方式级联得到异步十进制计数器。
其引脚排列如图21-7所示。
图21-774LS290引脚排列图
如图21-7所示,其中CP0,CP1:
分别为二进制计数器和五进制计数器的时钟输入端,下降沿有效。
R0
(1),R0
(2):
异步清零输入端,也称为复位输入端,高电平有效。
S9
(1),S9
(2):
异步置9输入端,也可叫置位输入端,高电平有效。
Q3Q2Q1Q0:
为计数器的输出端,其中Q0是独立的单元。
74LS290的功能表,如表21-4所示。
表21-474LS290的功能表
复位输入
置位输入
时钟
输出
说明
R0
(1)
R0
(2)
S9
(1)
S9
(2)
CP
Q3
Q2
Q1
Q0
1
1
0
×
×
0
0
0
0
置0
×
0
×
×
1
1
×
1
0
0
1
置9
×
0
×
0
↓
计数
0
×
0
×
↓
计数
0
×
×
0
↓
计数
×
0
0
×
↓
计数
由表21-4可以看出,74LS290具有以下逻辑功能:
1)异步置0功能。
当复位输入R0
(1)=R0
(2)=1,且置位输入S9
(1)·S9
(2)=0时,不管时钟脉冲CP是什么状态,74LS290的输出全部被清零,即Q3Q2Q1Q0=0000。
正常计数时R0
(1)和R0
(2)两个输入端中必须有一个为0。
2)异步置9功能。
只要置位输入S9
(1)·S9
(2)=1时,不论其它输入端是什么状态,输出对应于十进制数9,即Q3Q2Q1Q0=1001,则74LS290的输出将被直接置9。
正常计数时S9
(1)和S9
(2)两个输入端中必须有一个为0。
3)计数功能。
只有同时满足R0
(1)·R0
(2)=0和S9
(1)·S9
(2)=0时,才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。
1二进制计数。
如果计数脉冲由CP0输入,输出由Q0端引出,则构成二进制计数器。
2五进制计数。
如果计数脉冲由CP1端输入,输出由Q3Q2Q1引出,则构成五进制计数器。
3十进制计数。
如果将Q0与CP1相连,计数脉冲由CP0输入,输出由Q3Q2Q1Q0引出,即得到8421码异步十进制计数器。
如果将Q3与CP0相连,计数脉冲由CP1输入,输出由Q0Q3Q2Q1引出,即得到5421码十进制计数器。
因此,74LS290又称为二-五-十进制计数器。
21.3N进制计数器
利用C40161构成N进制计数器通常有以下两种方法:
一、反馈清零法
在正常计数过程中,利用其中某个计数状态进行反馈,控制直接清0端,强迫计数器停止计数,各触发器都回到0状态。
这样可以把较大容量的计数器改换成任意进制小容量的计数器。
这种方法称为反馈清零法。
如用反馈清零法将CC40161改换成六进制和十二进制计数器的电路,其电路连接如图21-8所示:
图21-8CC40161接成六进制和十二进制计数器的电路
在计数器处于计数状态时,当由CP端输入计数脉冲时,输出Q0、Q1、Q2、Q3的状态随CP的输入而变化,当输入第6个脉冲时,与非门D的两个输入信号Q1、Q2全为1(计数器状态为0110),与非门D输出为0,使
=0,输出反馈的结果迫使计数器输出Q0Q1Q2Q3=0000,再开始下一个计数循环,实现了六进制计数。
如果使计数器计数至12,计数器清0,计数器便为十二进制计数器,此时与非门D的两个输入端分别连在Q2及Q3输出端,则计数器计数到1100状态归零,依次类推,可以接成十五以内的任意进制计数器。
二、反馈预置数法
可以采用预置端置0方式。
如将CC40161用预置端置0方式构成八进制计数器。
电路如图21-9所示:
图21-9八进制计数器电路连接
例4用2片集成计数器CC40161组成六十进制计数器。
解:
如图21-10所示:
图21-10用2片CC40161构成六十进制计数器
该计数器由1个十二进制和1个五进制计数器构成,当十二进制计数器计满12个脉冲时,给后面五进制计数器1个计数脉冲,自身回到0000状态,开始下一个计数循环过程。
当计数至60时,两个计数器均清零。
完成六十进制计数,开始下一轮计数。
作业:
1、第6章自我检查题:
题6.3:
3
2、第6章思考题与习题:
题6.1:
2,3
题6.2:
3
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- 数字 电子技术 21 异步 计数器