Quartus 2使用文档.docx
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Quartus2使用文档
QuartusⅡ文本输入法
简介
QuartusⅡ是Altera公司提供的FPGA/CPLD开发集成环境,是MAX+plusⅡ的升级版本,Altera公司的第四代开发软件。
Altera是世界上最大可编程逻辑器件的供应商之一。
QuartusⅡ界面友好,使用便捷,被誉为业界最易用易学的EDA软件。
在QuartusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程,它提供了一种与结构无关的设计环境,是设计者能方便地进行设计输入、快速处理和器件编程。
下面结合FPGA教学实验板介绍QuartusⅡ4.2的使用。
一、QuartusⅡ开发系统的特点:
1、开放的界面QuartusⅡ支持与Cadence,Exemplarlogic,MentorGraphics,Synplicty,Viewlogic和其它公司所提供的EDA工具接口。
2、与结构无关QuartusⅡ系统的核心Complier支持Altera公司所有可编程逻辑器件,提供了世界上唯一真正与结构无关的可编程逻辑设计环境。
3、完全集成化QuartusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下,这样可以加快动态调试、缩短开发周期。
4、丰富的设计库QuartusⅡ提供丰富的库单元供设计者调用,其中包括74系列的全部器件和多种特殊的逻辑功能(Macro-Function)以及新型的参数化的兆功能(Mage-Function)。
5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。
6、硬件描述语言(HDL)QuartusⅡ软件支持各种HDL设计输入选项,包括VHDL、VerilogHDL和Altera自己的硬件描述语言AHDL。
7、Opencore特征QuartusⅡ软件具有开放核的特点,允许设计人员添加自己认为有价值的宏函数。
二、QuartusII设计流程
Altera的QuartusII设计软件提供完整的多平台设计环境,能够直接满足特定设计需要,为可编程芯片系统(SOPC)提供全面的设计环境。
QuartusII软件含有FPGA和CPLD设计所有阶段的解决方案(图-1)。
图-1.QuartusII设计流程
以下步骤描述了使用QuartusII图形用户界面的基本设计流程:
1.在File菜单中,单击NewProjectWizard,建立新工程并指定目标器件或器件系列。
2.使用文本编辑器建立VerilogHDL、VHDL或者Altera硬件描述语言(AHDL)设计。
使用模块编辑器建立以符号表示的框图,表征其他设计文件,也可以建立原理图。
3.使用MegaWizard插件管理器生成宏功能和IP功能的自定义变量,在设计中将它们例化,也可以使用SOPCBuilder或者DSPBuilder建立一个系统级设计。
4.利用分配编辑器、引脚规划器、Settings对话框、布局编辑器以及设计区窗口指定初始设计约束。
5.(可选)进行早期时序估算,在适配之前生成时序结果的早期估算。
6.利用分析和综合对设计进行综合。
7.(可选)如果您的设计含有分区,还没有进行完整编译,则需要通过PartitionMerge将分区合并。
8.(可选)通过仿真器为设计生成一个功能仿真网表,进行功能仿真。
9.使用适配器对设计进行布局布线。
10.使用PowerPlay功耗分析器进行功耗估算和分析。
11.使用仿真器对设计进行时序仿真。
使用TimeQuest时序分析器或者标准时序分析器对设计进行时序分析。
12.(可选)使用物理综合、时序逼进布局、LogicLock功能和分配编辑器纠正时序问题。
13.使用汇编器建立设计编程文件,通过编程器和Altera编程硬件对器件进行编程。
14.(可选)采用SignalTap®II逻辑分析器、外部逻辑分析器、SignalProbe™功能或者芯片编辑器对设计进行调试。
15.(可选)采用芯片编辑器、资源属性编辑器和更改管理器来管理工程改动。
此外,QuartusII软件为设计流程的每个阶段提供QuartusII图形用户界面、EDA工具界面以及命令行界面。
可以在整个流程中只使用这些界面中的一个,也可以在设计流程的不同阶段使用不同界面。
三、QuartusII设计实例
下面以一个最简单的例子,在FPGA教学实验板的EPF10k10上用Verilog语言实现一个四连直逻辑,来示范用QuartusII进行开发的全过程。
首先启动QuartusII,进入集成开发环境界面如图-2所示。
图-2QuartusII集成开发环境界面
步骤1:
新建工程
选择菜单File\NewProjectWizard,弹出新建项目向导对话框(如图-3)。
对话框中第一项是项目保存的位置(路径),第二项是项目名称,第三项是项目顶层实体(entity)名。
建议工程名称和顶层实体名一样,需要注意的是,实体名必须和设计中实际的顶层实体名称一致。
本例中,项目所有的文件都保存到该文件夹下。
图-3新建项目向导对话框
点击Next,询问该目录不存在是否要创建,选择是。
如图-4。
图-4创建工作目录
紧接着的一页不用设置,直接点击Next。
在第四页,选择开发板所用的FLEX10K系列FPGA,选择器件为EPF10K10TC144-4,然后点击Next。
如图-5。
图-5器件选择
图-6EDA工具设定
接下来为EDA工具设定(图-6),我们选默认,直接点击Next,出现新建项目的设置信息(图-7),检查无误后点击Finish按钮结束。
图-7新建项目的设置信息
步骤2:
创建设计文件
点击工具栏中“New”按钮(或者选择菜单File\New),选择verilogHDLFile。
如图-8。
图-8设计输入文件
输入四连直逻辑的verilog代码。
如下:
moduledirect_logic(in,out);
input[3:
0]in;
output[3:
0]out;
assignout=in;
endmodule
步骤3:
编译过程
保存此verilogHDL文件,点击工具栏中“StartCompilation”(或者选择菜单Processing\StartCompilation)进行编译。
编译完毕会弹出对话框显示0个error,0个warning,如图-9。
图-9编译界面
步骤4:
编译报告与延时分析
图-10编译报告
编译完后会产生一个编译报告栏,见图-10。
图中FlowSummary页显示此设计共占用的逻辑单元LE(logicelements)为4个(<1%)。
LE是最小的逻辑单元,每个LE含有四个查找表(LUT,四输入变量的快速逻辑产生器)、一个带有同步使能的可编程触发器、一个进位链和一个级联链。
另外,占用引脚8个,存储单元为0。
在图-10编译报告中,展开左边一栏中TimingAnalyer项,选择Summary,查看延时分析总结(如图-11)。
该总结显示最差情况的引脚到引脚时延。
可以在Assignments菜单中选择TimingSetting命令,对项目的延时要求进行设定。
图-11延时分析总结
步骤5:
运行仿真
点击工具栏中“New”按钮新建文件,选择OtherFiles栏中VectorWaveFormFile。
如图-12所示。
图-12新建向量波形文件
点击OK,出现图-13。
在图所示文件中的左栏位置点击右键,选择InsertNodeorBus。
出现图-14所示的对话框,点击NodeFinder按钮。
图-13打开插入节点对话框
图-14
在出现的NodeFinder对话框中,选择Filter为“Pins:
all”,点击List按钮,左栏出现列表,再点击“>>”按钮,将左栏中所有的节点选入到右栏,出现图-15。
图-15NodeFinder
点击OK关闭该对话框,再在图-14中点击OK关闭InsertNodeorBus对话框。
出现图-16。
图-16
在Edit/End Time中将结束仿真时间定为0.8us,选中in,再点击
按钮,在Timing中修改Countevery参数为100ns,点击确定。
出现图—17。
图—17波形仿真设置后部分界面
保存后,点击
进行波形仿真,点击View/Fitinwindow将仿真窗口调到最合适以便观察,结果如图-18。
图-18
步骤6:
引脚分配
选择Assignments/pins打开引脚规划器,在AssignmentEditor栏中点击All,在下方的To框下的New上双击后,将鼠标放在
上选NodeFinder如图-19,在出现的NodeFinder对话框中,选择Filter为“Pins:
all”,点击List按钮,左栏出现列表,再点击“>>”按钮,将左栏中所有的节点选入到右栏,再次出现图-15。
点击OK确认。
后在图-19的To下选中in和out删除,将AssignmentName的值都设为Location,Value输入相应的管脚号,结果如图-20。
保存并再次编译后即可下载。
小技巧:
1Location可以用打开NodeFinder的方法在可选项中选则,并可用Excel中拖动复制的方法将AssignmentName全填为Location。
2引脚选择时对于引脚号连续的引脚可以拖动选择。
图-19
图-20
步骤7:
编程下载
将Altera编程硬件与PC机相连,并安装必要的驱动程序。
点击
按钮进入下载界面,在HardwareSetup中选择相应的下载方式,本机选用USB-Blaster,点击AddFile选择相应的下载文件,之后在相应下载文件的
下打钩,
点击Start开始下载,下载完成后界面如图-21。
图-21
到此为止,完整的设计流程已经结束
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