FPGA数码管计数器实验文档格式.doc
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0]out;
reg[6:
reg[3:
0]count;
always@(posedgeclockornegedgeclear)
begin
if(!
clear)
count<
=4'
b0;
elseif(count==9)
else
=count+1;
end
always@(count)
case(count)
4'
b0000:
out=7'
b011_1111;
b0001:
b000_0110;
b0010:
b101_1011;
b0011:
b100_1111;
b0100:
b110_0110;
b0101:
b110_1101;
b0110:
b111_1101;
b0111:
b000_0111;
b1000:
b111_1111;
b1001:
b110_1111;
default:
b000_0000;
endcase
endmodule
`timescale1ns/1ns
`include"
./counter.v"
moduletest;
regClock,Clear;
wire[6:
0]Out;
initial
Clock=0;
Clear=1;
#50Clear=0;
#500Clear=1;
always#50Clock=~Clock;
counterm(.out(Out),.clock(Clock),.clear(Clear));
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- 关 键 词:
- FPGA 数码管 计数器 实验