硬件基础设计Word文档格式.docx
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目录
1功能简介3
2输入引脚和输出引脚的功能介绍3
3各模块的功能实现与仿真3
4DE2版的演示操作3
5总结3
1.功能简介:
用QUARTUS软件设计一个简易的处理器,可以实现算术加法、算术减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
当把设计好的处理器工程加载到DE2板上时能实现所要求的8种运算,显示出正确的结果,进行加法运算时,如果所得的结果超出了4位,则显示溢出(overflow)。
进行减法时,如果低四位有向高位借位(borrow),也显示溢出。
2.输入引脚和输出引脚的功能介绍:
AA[3..0],BB[3..0]为输入的两个操作数,EN为使能输入端,Y[3..0]或YY[3..0]为进行操作运算后的输出结果,Cin为进位输入端,常设为0,OF为加法运算产生溢出位,JW为低四位向高位的借位。
3.各模块的功能实现与仿真:
图1.0使能端电路图
(a)非运算电路结构
(b)非运算功能仿真图
图1.1
图1.1是实现对一个输入的操作数进行取反操作并输出的电路结构和功能仿真图,仿真图显示了所要输入的操作数AA[3..0]和进行取反后的结果Y[3..0],
(a)或运算电路结构
(b)或运算功能仿真图
图1.2
图1.2是实现对输入的两个操作数AA[3..0]和BB[3..0]进行或运算的电路结构和功能仿真图,图(b)还显示了进行运算后的结果Y[3..0]。
(a)或非运算电路结构图
图1.3
图1.3为实现或运算功能模块的电路与功能仿真图,AA[3..0]和BB[3..0]为操作数,en为使能输入端,Y[3..0]为运算结果。
(a)加法器电路结构
(b)加法器功能仿真图
图1.4
图1.4为实现加法运算的电路和功能仿真图,AA[3..0]和BB[3..0]为操作数,Cin为进位输入端,Y[3,..0]为运算结果,flow为溢出位。
(a)减法器电路结构图
(b)减法器功能仿真图
图1.5
图1.5为实现减法运算的电路结构和功能仿真图,AA[3..0]和BB[3..0]为操作数,en为使能输入端,JW为借位显示端,Y[3..0]为运算结果。
图(a)中的alu_qiubu为对操作数BB的求补器。
(a)异或运算电路结构图
(b)异或运算功能仿真图
图1.6
图1.6为实现对所输入的两个操作数AA[3..0]和BB[3..0]进行异或运算的电路与功能仿真图,Y[3..0]为运算结果。
(a)与运算电路结构图
(b)与运算功能仿真图
图1.7
图1.7为对输入的两个操作数AA[3..0]和BB[3..0]进行与运算的电路与功能仿真图,Y[3..0]为运算结果,图(a)中的alu_en使能端模块。
图1.8
图1.8为实现对操作数AA[3..0]和BB[3..0]进行与运算的电路和功能仿真图,Y[3..0]为输出结果。
(a)alu电路结构图
(b)alu功能仿真图
图1.9
图1.9为把8种运算器集中在一起组成的alu,图(a)中的左边部分为输入引脚和一个3-8译码器,其中译码器是实现对输入的操作数进行哪一种运算,中间部分为8个运算功能模块,右边部分为输出引脚和一个多路选择器,多路选择器的功能是对输出结果进行选择。
3-8译码器和多路选择器同时由sel控制。
图2.0总功能模块
图2.0左边部分为一个锁存器1,对输入的操作数进行锁存,中间部分的alu_alu为一个简易的ALU,右边的是锁存器2,对运算结果进行锁存,锁存器都是手动控制的。
4.DE2版的演示操作
SW[17..15]:
控制所要进行的哪一种运算。
如000为非运算,001为与运算。
SW[3..0]:
操作数AA[3..0]的控制。
SW[7..4]:
操作数BB[3..0]的控制。
KEY[0]:
对输入的两个操作数进行锁存输出,当按下KEY[0]时,操作数进入到alu进行运算。
KEY[3]:
对已进行运算的结果控制输出,当按下KEY[3]时,运算结果就会在DE2板上的灯LEDR[3..0]上显示出来。
其中LEDR[10]显示加法的溢出位,当两个数相加的结果超过了4位,LEDR[10]就会亮起。
LEDR[11]显示减法的溢出,当低四位有向高位进位时,LEDR[11]就会亮起。
5.总结:
设计的简易处理器cpu已能在DE2板上正常运行,对所要求的8种运算也已能实现并能得出正确的结果,但遗憾的是没能在工程上进行一些扩展,只加进了锁存器,还存在的一个问题就是当进行单独运算的功能仿真时,每一种运算的使能端都会被自动置成高电平,即是:
当你想让运算无效时,仿真会自动把它置为有效。
存在的问题没能得到很好的解决。
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