LPC2114中文翻译Word版Word文档下载推荐.docx
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LPC2114FBD64
LQFP64
SOT314-2
LPC2114FBD64/00
LPC2124FBD64
LPC2124FBD64/00
表2器件选择
Flash存储
RAM
温度范围
128KB
16KB
-40~85
256KB
4引脚信息
4.1引脚
4.2引脚描述
符号
引脚
P0.0-P0.31
I/O
P0口:
P0口是一个32位双向I/O口,每位的方向可单独控制。
P0口的功能取决于管脚连接模块的管脚功能选择。
P0口的26和31脚未用。
P0.0/TXD0/
PWM1
19
O
TXD0是UART0发送输出端。
PWM1脉宽调制器输出1。
P0.1/RXD0/
PWM3/EINT0
21
I
RXD0是UART0接收输入端。
PWM3是脉宽调制器输出3。
EINT0是外部中断0输入。
P0.2/SCL/CAP0.0
22
I/0
SCL是I2C时钟输入/输出。
开漏输出(符合I2C规范)。
CAP0.0:
TIMER0的捕获输入通道0。
P0.3/SDA/
MAT0.0/EINT1
26
SDA是I2C数据输入/输出。
MAT0.0:
TIMER0的捕获输入通道1。
EINT1是外部中断1输入。
P0.4/SCK0/
CAP0.1
27
SCK0:
SPI0的串行时钟。
SPI时钟从主机输出,从机输入。
捕获定时器0和通道1的输入。
P0.5/MISO0
MAT0.1
29
MISO0是SPI0主机输入从机输出端。
从机到主机的数据传输。
MAT0.1是TIMER0的匹配输出通道1。
P0.6/MOSI0
CAP0.2
30
MOSI0是SPI0主机输出从机输入端。
主机到从机的数据传输。
CAP0.2:
TIMER0的捕获输入通道2。
P0.7/SSEL0/
PWM2/EINT2
31
SSEL0:
SPI0从机选择。
选择SPI接口用作从机。
PWM2是脉宽调制器输出2。
。
EINT2是外部中断2输入。
P0.8/TXD1/
PWM4
33
TXD1:
UART1发送输出端。
PWM4是脉宽调制器输出4。
P0.9/RXD1/
PWM6/EINT3
34
RXD1:
UART1接收输入端。
PWM6:
脉宽调制器输出6。
EINT3:
外部中断3输入。
P0.10/RTS1/
CAP1.0
35
RTS1:
UART1请求发送输出端。
CAP1.0:
TIMER1的捕获输入通道0。
P0.11/CTS1/
CAP1.1
37
CTS1:
UART1清除发送输入端。
CAP1.1:
TIMER1的捕获输入通道1。
P0.12/DSR1/
MAT1.0
38
DSR1:
UART1数据设置就绪端。
MAT1.0:
TIMER1的匹配输出通道0。
P0.13/DTR1/
MAT1.1
39
DTR1:
UART1数据终止就绪端。
MAT1.1:
TIMER1的匹配输出通道1。
P0.14/DCD1/
EINT1
41
DCD1:
UART1数据载波检测输入端。
EINT1:
外部中断1输入。
P0.15/RI1/
EINT2
45
RI1:
UART1铃响指示输入端。
EINT2:
外部中断2输入。
P0.16/EINT0/
MAT0.2/CAP0.2
46
EINT0:
外部中断0输入。
MAT0.2:
TIMER0的匹配输出通道2。
P0.17/CAP1.2/
SCK1/MAT1.2
47
CAP1.2:
TIMER1的捕获输入通道2。
SCK1:
SPI1串行时钟。
SPI时钟从主机输出或输入到从机。
MAT1.2:
TIMER1的匹配输出通道2。
P0.18/CAP1.3/
MISO1/MAT1.3
53
CAP1.3:
TIMER1的捕获输入通道3。
MISO1:
SPI1主机输入从机输出端。
从机到主机的数据传输
MAT1.3:
TIMER1的匹配输出通道3。
P0.19/MAT1.2/
MOSI1/CAP1.2
54
MOSI1:
SPI1主机输出从机输入端。
主机到从机的数据传输。
P0.20/MAT1.3/
SSEL1/EINT3
55
SSEL1:
SPI1从机选择。
P0.21/PWM5/
CAP1.3
1
PWM5:
脉宽调制器输出5。
P0.22/CAP0.0/
MAT0.0
2
TIMER0的捕获输入通道0
TIMER0的匹配输出通道0。
P0.23
3
通用双向数字端口。
P0.24
5
P0.25
9
P0.27/AIN0/
CAP0.1/MAT0.1
11
AIN0:
A/D转换器输入0。
该模拟输入总是连接到相应的管脚上。
CAP0.1:
MAT0.1:
TIMER0的匹配输出通道1。
P0.28/AIN1/
CAP0.2/MAT0.2
13
AIN1:
A/D转换器输入1。
P0.29/AIN2/
CAP0.3/MAT0.3
14
AIN2:
A/D转换器输入2。
CAP0.3:
TIMER0的捕获输入通道3。
MAT0.3:
TIMER0的匹配输出通道3。
P0.30/AIN3/
EINT3/CAP0.0
15
AIN3:
A/D转换器输入3。
该模拟输入总是连接到相应的管脚上。
P1.0toP1.31
P1口:
P1口是一个32位双向I/O口,每位的方向可单独控制。
P1口的功能取决于管脚连接模块的管脚功能选择。
P1口只有16到31
脚可用。
P1.16/
TRACEPKT0
16
TRACEPKT0:
跟踪包位0。
带内部上拉的标准I/O口。
P1.17/
TRACEPKT1
12
TRACEPKT1:
跟踪包位1。
P1.18/
8
TRACEPKT2:
跟踪包位2。
TRACEPKT2
P1.19/
TRACEPKT3
4
TRACEPKT3:
跟踪包位3。
P1.20/
TRACESYNC
48
TRACESYNC:
跟踪同步。
标准I/O口带内部上拉。
RESET为低时,该管脚线上的低电平使P1.25:
16复位后用作跟踪端口。
P1.21/PIPESTAT0
44
PIPESTAT0:
流水线状态位0。
P1.22/PIPESTAT1
40
PIPESTAT1:
流水线状态位1。
P1.23/PIPESTAT2
36
PIPESTAT2:
流水线状态位2。
P1.24/TRACECLK
32
TRACECLK:
跟踪时钟。
P1.25/EXTIN0
28
EXTIN0:
外部触发输入。
P1.26/RTCK
24
RTCK:
返回的测试时钟输出。
它是加载在JTAG接口的额外信号。
辅助调试器与处理器频率的变化同步。
双向管脚带内部上拉。
RESET为低时,该
管脚线上的低电平使P1.31:
26复位后用作一个
调试端口。
P1.27/TDO
64
TDO:
JTAG接口的测试数据输出。
P1.28/TDI
60
TDI:
JTAG接口的测试数据输入。
P1.29/TCK
56
TCK:
JTAG接口的测试时钟。
P1.30/TMS
52
TMS:
JTAG接口的测试方式。
P1.31/TRST
20
TRST:
JTAG接口的测试复位。
n.c.
10
管脚悬空。
RESET
57
外部复位输入:
当该管脚为低电平时,器件复位,I/O口和外围功能进入默认状态,处理器从地址0开始执行程序。
具有迟滞作用的TTL
电平,管脚可承受5V电压。
XTAL1
62
振荡器电路和内部时钟发生电路的输入。
XTAL2
61
振荡放大器的输出。
VSS
6,18,25.42,50
地:
0V电压参考点。
VSSA
59
模拟地:
0V电压参考点。
它与Vss的电压相同,但为了降低噪声和出错几率,两者应当隔离。
VSSA(PLL)
58
PLL模拟地:
VDD(1V8)
17,49
1.8V内核电源:
内部电路的电源电压。
VDDA(1V8)
63
模拟1.8V内核电源:
它与V18的电压相同,但为了降低噪声和出错几率,两者应当隔离。
VDD(3V3)
23,43.51
3.3V端口电源:
I/O口电源电压。
VDDA(3V3)
7
模拟3.3V端口电源:
它与V3的电压相同,但为了降低噪声和出错几率,两者应当隔离。
5、功能介绍
5.1、结构综述
ARM7TDMI-S是通用的32位微处理器,它具有高性能和低功耗的特性。
ARM结构
是基于精简指令集计算机(RISC)原理而设计的。
指令集和相关的译码机制比复杂指令集计
算机要简单得多。
这样使用一个小的、廉价的处理器核就可实现很高的指令吞吐量和实时
的中断响应。
由于使用了流水线技术,处理和存储系统的所有部分都可连续工作。
通常在执行一条
指令的同时对下一条指令进行译码,并将第三条指令从存储器中取出。
ARM7TDMI-S处理器使用了一个被称为THUMB的独特结构化策略,它非常适用于
那些对存储器有限制或者需要较高代码密度的大批量产品的应用。
在THUMB后面一个关键的概念是“超精简指令集”。
基本上,ARM7TDMI-S处理器具有两个指令集:
1、标准32位ARM指令集;
2、16位THUMB指令集。
THUMB指令集的16位指令长度使其可以达到标准ARM代码两倍的密度,却仍然保持ARM的大多数性能上的优势,这些优势是使用16位寄存器的16位处理器所不具备的。
因为THUMB代码和ARM代码一样,在相同的32位寄存器上进行操作。
THUMB代码仅为ARM代码规模的65%,但其性能却相当于连接到16位存储器系统
的相同ARM处理器性能的160%。
5.2、片内FLASH程序存储器
LPC2114/2212集成了一个128K,而LPC2124/2214集成了256K的FLASH存储器系统。
该存储器可用作代码和数据的存储。
对FLASH存储器的编程可通过几种方法来实现:
通过内置的串行JTAG接口,通过在系统编程(ISP)和UART0,或通过在应用编程(IAP)。
使用在应用编程的应用程序也可以在应用程序运行时对FLAH进行擦除或编程,这样就为数据存储和现场固件的升级都带来了极大的灵活性。
LPC2114/2212的FLASH存储器提供了一个至少1000000次的擦拭和20年的数据保留。
片内的bootloader为LPC2114/2212的FLASH存储器提供程序阅读保护,当CRP是可用时,JTAG调试端口或ISP命令进入片内的RAM或者flash存储器是不能工作的。
然而,ISP的flash擦出命令可以在任何时候被执行(无论CRP是否是开还是关)。
通过彻底擦除片内的用户flash可以移除CRP,随着CRP的关闭,通过JTAG完全进入片内或者ISP是可以的。
5.3、片内静态RAM
LPC2114/2124/2212/2214含有16kB的静态RAM,可用作代码和/或数据的存储。
SRAM支持8位、16位和32位访问。
5.4、存储管理分析和规划系统
LPC2114/2212的FLASH存储管理分析与规划系统与包含了几个明显的区域,如下图所示。
此外,CPU中断指引也许会被规划为允许它们在flash存储或者片内静态RAM,这将在6.19介绍。
5.5、中断控制器
(注:
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- 关 键 词:
- LPC2114 中文翻译 Word