三位二进制减法计数器Word格式.docx
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三位二进制减法计数器Word格式.docx
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第2-3天:
在实验室中设讣、连接、调试三位二进制讣数器及审行序列检测器电路。
第4天:
1.安装multisim软件,熟悉multisim软件仿真环境。
在multisim环境下建立电路模型,学会建立元件库。
2.对设计电路进行理论分析、计算。
3.在multisim环境下仿真电路功能,修改相应参数,分析结果的变化情况。
第5天:
1.课程设计结果验收。
2.针对课程设计题LI进行答辩。
3.完成课程设计报告。
指导教师:
2014年6月日
专业负责人:
学院教学副院长:
1课程设计的目的与作用1
2设计任务1
2.1三位二进制同步减法计数器1
2・2串行序列发生器的设计1
2.3基于74191芯片仿真设计54进制减法计数器并显示计数过程
1
3设计原理2
3・1三位二进制减法计数器2
3・2串行序列发生器的设计2
3.374191芯片仿真设计54进制减法计数器并显示计数过程…2
4实验步骤3
4.1三位二进制减法计数器(无效状态000,110)3
4・2串行序列发生器的设计9
串行序列信号发生器的总体框图:
9
4.374191芯片仿真设计54进制减法计数器并显示计数过程.13
5仿真结果分析16
6设计总结16
7参考文献16
1课程设计的目的与作用
1.了解同步计数器及序列信号发生器匸作原理;
2.掌握计数器电路的分析,设计方法及应用;
3.掌握序列信号发生器的分析,设计方法及应用
2设计任务
2.1三位二进制同步减法计数器
1•设计一个循环型三位二进制减法计数器,其中无效状态为(000,110),组合电路选用与门和与非门等。
2.根据自己的设讣接线。
3.检查无误后,测试其功能。
2・2串行序列发生器的设计
1•设计一个能循环产生给定序列的串行序列信号发生器,其中发生序列(1101),组合电路选用与门和与非门等。
2.3基于74191芯片仿真设计54进制减法计数器并显示计数过程
1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程,组合电路部分选用与门和与非门等。
2.根据自己的设计接线。
3设计原理
3.1三位二进制减法计数器
1.计数器是用来统计输入脉冲个数电路,是组成数字电路和计•算机电路的基本时序逻辑部件。
计数器按长度可分为:
二进制,十进制和任意进制汁数器。
计数器不仅有加法讣数器,也有减法计数器。
如果一个计数器既能完成累加技术功能,也能完成递减功能,则称其为可逆计数器。
在同步计数器中,个触发器共用同一个时钟信号。
2.时序电路的分析过程:
根据给定的时序电路,写出各触发器的驱动方程,输出方程,根据驱动方程带入触发器特征方程,得到每个触发器的次态方程;
再根据给定初态,一次迭代得到特征转换表,分析特征转换表画出状态图。
3.CP是输入计数脉冲,所谓计数,就是记CP脉冲个数,每来一个CP脉冲,计数器就加一个1,随着输入讣数脉冲个数的增加,计数器中的数值也增大,当计数器记满时再来CP脉冲,计数器归零的同时给高位进位,即要给高位进位信号。
3.2串行序列发生器的设计
1.序列是把一组0,1数码按一定规则顺序排列的串行信号,可以做同步信号地址码,数据等,也可以做控制信号。
2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。
要实现序列长度为M序列信号发生器。
其设计步骤为:
a.先设计一个计数模值为H的计数器;
b.再令计数器每一个状态输出符合序列信号要求;
c.根据计数器状态转换关系和序列信号要求设计输出组合网络
3.374191芯片仿真设计54进制减法计数器并显示计数过程
1.写出的二进制代码
2•求归零逻辑
3.异步置数的值
4实验步骤
4.1三位二进制减法计数器(无效状态000,110)
所给无效状态为000、110,对其余有效状态进行逻辑抽象可以得到减法器设计电路的原始
状态图如图1.4.3所示:
加法真值表:
计数
脉冲
。
2
1
3
4
5
图1.4.1状态转移表
三位二进制加法计
数器的总体框图
输入脉冲
串行序列输出
图1.4.2三位二进制加法计数器的总体框图
(1)状态图
1110/,1010/,1000/.0110/.0100/.001
▲
I
1/
图1.4.3减法器的状态图
(2)选择的触发器名称:
选用三个CP下降沿触发的边沿JK触发器
(3)输出方程:
Y二Q2nQ1Q,
(4)状态方程
Q:
、00011110
XXX
111
010
001
011
100
101
图1・4・4电路次态的卡诺图
11
X
丄
图1.4.5Y的卡诺图
图1.4.6的卡诺图
图1.4.70严的卡诺图
山卡诺图得出状态方程为:
(0Q+020)©
(5)驱动方程
丿1-020()
丿2二0
K°
二Q1Q2QiQi
(6)时钟方程CP。
二CP,二CP:
二CP,
图1.4.8设汁电路的逻辑电路图
(7)仿真结果
状态3
X3
c'
U7A
r<
3=
ML3880
>
«
74tS和20
VI
U4A
L
74LSCCD
10
30QD
状态5
X4CT
74t$112O
741$
U"
pCK
74LS85O
V1
U1A
UM
74LSOOO
kcsg
USA
ZE>
74LS00D
严74LS
状态6
(进位端为高电平〉
4.2串行序列发生器的设计
CP
图1.3.1串行序列信号发生器的总体框图
(2)进行状态分配
So=OOSx=01
S2=10
Ss=ll
□13
(3)选择的触发器名称:
选用两个CP下降沿触发的边沿JK触发器
(4)输出方程:
Y二XQ:
nQo°
(5)状态方程
Qg
X、00011110
Q
图1.3.3输岀状态Y的卡诺图
00
01
图1.3.4a©
次态图
图1.3.6(?
od+I次态状态图
由卡诺图得出状态方程为:
0灯二J歹+忌"
Q严二石S+XQ©
00叫XQ妝+(XQ「+XQ「)Qon
(6)驱动方程
丿产X0°
人二xG)厉
K产疋K眉顽
(7)逻辑电路图
图1・37串行序列1101检测电路
(8)仿真结果
VCC
仙-Space
.UM
U6/74LS50
j■人»
az>
741SOOD
Z4LS112D
输入X=l,触发器变为01.¥
=0
x\v
VCCVCC火
Key-
nz>
a
LK
*10
-
20Hz
£
74LS1120
输入X=l,触发器变为10,Y=0
4.374191芯片仿真设计54进制减法计数器并显示计数过程
1)写出的二进制代码
11111111(255FFH)]
11111110(254FEH)|54个数
•••
11001010(202CAH)
2)求归零逻辑
因为LD是异步置数端,所以返回值应为11001001
3)画连线图
HEX
\讐
OV
低位
yyyy
74LS191D
21
As€t
30Hz5V
fU5A7413040
2彳
第一个数FFH
71
第三个数
FDH
vrc
74L8191D
"
A
<
26V
16
UM?
4LW40
luaA
1TMM0O
U0A"
LMtD
第54个数CAH
5仿真结果分析
实验结果可通过数字显示器的数字变化观察汁数器的工作惜况,容易验证电路是否正确。
1.三位二进制减法计数器,小灯会按照111,101,100,011,010,001的顺序循环变化,证
明000,110不存在的约束项,电路连接正确。
2.序列信号发生器,当依次输入1101时,输出Y为1,证明设计合理且电路连接正确。
3.仿真运行时,显示器从FFH~CAH依次进行减法计数.
6设计总结
通过本次课程设汁使我对同步计数器及序列信号发生器工作原理有了更深的了解,同时掌握计数器电路的分析,设计方法及应用和序列信号发生器的分析,设计方法及应用,基本能够独立设计出一般简单的电路
7参考文献
1.《数字电子技术基础简明教程》余孟尝主编;
清华大学电子学教研组编.一一3版.一一:
高等教育,2006.7(2007M印)
2.利萍.王向磊编.《数字电子技术实验》.:
理工大学出版
3.童诗白,徐振英.现代电子学及应用.:
高等教育,
4.黄培根奚慧平主编大学2005年2月第一版Multisim7&
电子技术实验
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