设计一个六进制的计数器.docx
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设计一个六进制的计数器
设计一个六进制的计数器,需要()个状态变量。
<答案>4
填空题0.521
在同步时序电路中,如果状态A和状态B等效,状态A和状态C也等效,则状态B和状态C()
<答案>等效
填空题0.311
Mealy型同步时序电路的输出是()和()的函数
<答案>输入
现态
填空题0.412
时序逻辑电路的特点是()
<答案>具有记忆功能
填空题0.421
时序逻辑电路由()和()组成
<答案>组合电路
存储(记忆)部件
填空题0.422
在同一时刻,一个触发器只有两个状态()
<答案>F
判断题0.210
请举例说明“多数表决电路”为什么是一个组合逻辑电路?
<答案>以3变量输入电路为例
输入
输出
ABC
F
000
0
001
0
010
0
011
1
100
0
101
1
110
1
111
1
F(A,B,C)=∑m(3,5,6,7)
=AB+AC+BC=AB+AC+BC
该电路用4个与非门即可完成,无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题0.480
“计数器”是组合逻辑电路还是时序逻辑电路,举例说明为什么?
<答案>A
填空题0.421
在时钟控制触发器中,置位、复位信号、时钟脉冲信号和激励信号各有何作用?
<答案>A
填空题0.421
电路的“空翻”是由于触发器所能表示的状态数()电路所需状态数。
<答案>A
填空题0.421
设计一个六进制同步计数器,至少需要个状态变量。
<答案>A
填空题0.421
一个四选一数据选择器一共有四个输入端和一个输出端。
…………()
<答案>A
判断题0.210
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=K=1②J=Q,K=Q③J=Q,K=Q④J=Q,K=1
<答案>A
选择题0.424
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
<答案>A
填空题0.421
同步时序逻辑电路状态的改变是由()引起
<答案>A
填空题0.421
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为J=K=0
<答案>A
填空题0.421
JK触发器在CP脉冲作用下,欲使Qn+1=Qn,则输入信号J,K应为()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器。
<答案>A
填空题0.421
若将D触发器的D端连在Q端上,经101个脉冲作用后,它的次态Q(t+100)=0,则Q(t)=1()
<答案>A
判断题0.210
有的工作既可以用组合电路来实现,也可以用时序电路实现。
()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器
<答案>A
填空题0.421
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:
使触发器状态发生翻转的CP的有效跳变沿()
<答案>A
判断题0.210
在同步时序逻辑电路中,状态等效不具有传递性()
<答案>A
判断题0.210
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
在任一时刻,触发器能处于“0”和“1”两种稳定状态()
<答案>A
判断题0.210
J-K触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=QK=Q②J=Q,K=Q③J=Q,K=1④J=K=1
<答案>A
选择题0.424
Mealy型同步时序电路的输出是()的函数
①输入和状态②激励与状态③输入与激励④状态
<答案>A
选择题0.424
D触发器的次态方程为()
<答案>A
填空题0.421
基本R-S触发器属于电平异步时序逻辑电路()
<答案>A
判断题0.210
一位8421BCD码计数器至少需要()个触发器。
<答案>A
填空题0.421
同步时序逻辑电路状态的改变是由()引起
<答案>A
填空题0.421
化简状态表时,所选相容类必须覆盖它的()
<答案>A
填空题0.421
一个8421BCD码减法计数器的起始值为0101,经过23个时钟脉冲作用之后的值为()
①0001 ②0010 ③0011 ④1000
<答案>A
选择题0.424
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为J=K=0
()
<答案>A
判断题0.210
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
()
<答案>A
判断题0.210
在任一时刻,R-S触发器只能存储一个状态()
<答案>A
判断题0.210
JK触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为()。
①J=QK=1②J=Q,K=Q③J=Q,K=Q④J=K=1
<答案>A
选择题0.424
Mealy型同步时序电路的输出是()的函数
①输入和状态②激励与状态③输入与激励④状态
<答案>A
选择题0.424
若同步时序电路的输出是输入和现态的函数,即Zi=fi(x1,…,xn;y1,…,yr),i=1,…,m,则称该电路为()型电路
<答案>A
填空题0.421
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
电路“挂起”是由于触发器所能表示的状态数小于电路所需状态数。
()
<答案>A
判断题0.210
在同步时序逻辑电路中,状态等效具有传递性()
<答案>A
判断题0.210
在任一时刻,触发器只能处于一种稳定状态()
<答案>A
填空题0.421
D触发器的次态方程为()
<答案>A
填空题0.421
同步时序网络电路设计的第一步是()
<答案>A
填空题0.421
T触发器的次态方程为()
<答案>A
填空题0.421
时序网络状态表用来表示()()()三者之间的关系。
<答案>A
填空题0.421
化简状态表时,所选相容类必须覆盖它的(4)
①全部最大相容类②原始状态表的全部状态
③全部相容状态对④全部相容类
<答案>A
选择题0.424
同步时序逻辑电路的状态表中,两个状态等价的充要条件是:
从这两个状开始
1同一现输入下,两者的输出相同
2不同的现输入下,两者输出相同
3在任何输入序列作用下,两者的输出序列均相同
4某一现输入下,两者的输出相同,且次态相同
<答案>A
选择题0.424
时序机的状态表中,两个状态等价的充要条件是:
从这两个状态开始(4)
5同一现输入下,两者的输出相同
6不同的现输入下,两者输出相同
7在任何输入序列作用下,两者的输出序列均相同
8某一现输入下,两者的输出相同,且次态相同
<答案>A
选择题0.424
基本R-S触发器属于组合逻辑电路()
<答案>A
判断题0.210
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:
使触发器状态发生翻转的CP的有效跳变沿()
<答案>A
判断题0.210
Mealy型同步时序电路的输出是输入和状态的函数()
<答案>A
判断题0.210
Mealy型同步时序逻辑电路的输出只是现态的函数。
()
<答案>T
判断题0.210
在同步时序电路中,如果状态A和状态B相容,状态A和状态C也相容,则状态B和状态C相容
<答案>A
判断题0.210
D触发器只能存储一个状态()
<答案>T
判断题0.210
状态相容具有传递性。
()
<答案>T
判断题0.210
由与非门构成的RS触发器的次态方程为Qn+1=S+RQn。
()
<答案>T
判断题0.210
若输出函数Z仅是其状态的函数,则该时序电路称为穆尔或Moore型时序电路。
<答案>A
判断题0.210
Moore型同步时序网络的输出只是现态的函数。
()
<答案>F
判断题0.210
T触发器只能存储一个状态()
<答案>F
判断题0.210
同步时序网络:
<答案>A
问答题1100
等价状态:
<答案>A
问答题1100
组合险态:
<答案>A
问答题1100
时序逻辑网络:
<答案>A
问答题1100
完全定义函数:
<答案>A
问答题1100
什么是空翻?
试以时钟控制的J—K触发器为例,说明其如何通过改进触发器的电路结构来控制空翻。
<答案>A
问答题1100
何谓时序逻辑网络?
简述它的设计步骤。
<答案>A
问答题1100
什么是原始状态图,一个正确的原始状态图应满足何条件?
<答案>A
问答题1100
什么叫状态编码
<答案>A
问答题1100
为什么要对原始状态表进行化简?
<答案>A
问答题1100
时序逻辑网络的特点是什么?
<答案>A
问答题1100
有两个触发器A、B,在同一个CP脉冲作用下,将A所存的代码送B,B所存的代码送A,问需要选择什么触发器,才能可靠实现?
(4分)
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
(5分)
x
y
0
1
A
C,1
B,0
B
C,1
E,0
C
B,1
E,0
D
D,1
B,1
E
E,1
B,1
<答案>A
问答题1100
化简下表所示某同步时序逻辑电路的原始状态表。
(5分)4
x
y
0
1
A
D,0
B,0
B
D,0
C,0
C
D,0
C,1
D
D,0
B,0
<答案>A
问答题1100
用隐含表法简化下列状态表(10分)4
现态
次态/输出
X=0
X=1
A
D/d
A/d
B
E/0
A/d
C
D/0
B/d
D
C/d
C/d
E
C/1
B/d
要求:
1、作隐含表,寻找相容对
2、作状态合并图,寻找相容类3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
<答案>A
问答题1100
化简下列不完全定义机状态表,其中d为任意项。
x
y
0
1
A
B
C
D
E
C,1
C,d
B,0
A,0
B,d
D,d
C,d
D,d
E,d
E,d
<答案>A
问答题1100
化简下列完全定义机状态表。
x1x2
y
00
01
11
10
A
B
C
D
E
B,0
E,0
A,0
C,0
C,0
C,0
C,0
B,
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- 设计 一个 六进制 计数器