eda一位全加器1Word文档格式.docx
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1、半加器定义5
2、用模块例化方式设计一位全加器7
3、一位全加器功能仿真波形9
四、实验总结11
1、设计任务与要求
1.1实验目的
1、学会使用QuartusⅡ软件,使用Verilog语言设计简单的逻辑电路;
2、熟悉利用QuartusⅡ软件对设计电路进行仿真的方法;
3、理解层次化的设计方法。
1.2实验内容
利用QuartusII软件设计一位全加器。
2、总体设计思路
利用QuartusII软件设计一位全加器,可以使用原理图输入方式完成半加器电路,再构成一位全加器原理图电路进行编译与仿真。
也可以使用Verilog语言描述后进行编译与仿真。
利用Verilog语言描述时,根据描述方式不同,分为门级结构描述、数据流描述、行为描述、层次化方式描述等。
本次试验决定采用Verilog语言层次化方式设计一位全加器。
用两个半加器和一个或门电路构成一位全加器。
如下图2.1所示,通过设置半加器模块并调用组合或门之后实现该电路。
此设计相当于采用了层次化的设计方法,半加器为底块模块,全加器为顶层模块,在顶层模块中调用底层模块(或称模块例化),类似于在原理图设计中调用元器件来构成整个系统。
图2.1
3、实验步骤
1、半加器定义
打开Quartus软件,新建Verilog语言模块(VerilogHDLFile),在其中输入半加器的定义语句:
modulehalf_add(a,b,so,co);
inputa,b;
outputso,co;
assignco=a&
b;
assignso=a^b;
endmodule
图3.1
如右上图3.1,保存至D:
\My_design\add\half_add.v。
选择File>
>
NewProjectWizard新建工程项目,出现新建项目向导NewProjectWizard对话框图3.2,点击NEXT提示如图3.3,之后继续点击NEXT。
图3.2图3.3
如左图3.4所示,选择相应文件后点击add,接着继续Next。
图3.4
如左图3.5所示,选项Family选择ACEX1K,在下面框表中选择EP1K10TC100-3,接着Finish。
图3.5
图3.6
如上图所示选择菜单中Processing>
StartCompilation,确认无误后,即半加器步骤完成。
2、用模块例化方式设计一位全加器
由上文半加器已经采用逻辑运算符描述完毕,再新建一个Verilog语言模块,输入全加器顶层模块描述语言:
modulefull_add(ain,bin,cin,sum,cout);
inputain,bin,cin;
outputsum,cout;
wired,e,f;
half_addu1(ain,bin,e,d);
half_addu2(e,cin,sum,f);
oru3(cout,d,f);
图3.7
重复如上文半加器中步骤,在如图3.5步骤中选择EP1K10TC100-1。
选择菜单中Assignments>
Settings如下图4.2。
图3.8
根据上图,在左侧框表中选择CompilationSettingsandConditions,选择后,在右侧中点击选择Usesmartcompilation以及Saveanode-level.....点击OK确认。
选择菜单中Processing>
StartCompilation,确认无误后,点选Processing>
Compilertools,在弹出框中选择Start,进行编译。
之后点选Tools>
NetlistViewers>
RTLviewer。
得到一位全加器线路原理图:
图3.9
为了检测实验结果是否正确,我们将利用一位全加器的功能仿真波形来检测。
3、一位全加器功能仿真波形
新建波形模块VectorWaveformFile(如图3.10)。
图3.10
选择菜单View>
UtilityWindows>
NodeFinder,出现如图3.11所示对话框,在Filter框中选择Pins:
all,再单击List按钮,即在下面的NodesFound框中出现本设计项目中的所有端口引脚列表,从端口列表中选择所需端口并拖动到图3.10所示波形编辑框中得到图3.12。
图3.11图3.12
在上述步骤完成之后的3.10图中右侧框图中,按照一位全加器编辑输入信号波形,保存波形文件为full_add.vwf(由于之前实验一直为时序波形,所以并未对此进行修改)。
图3.11
选择【Assignments】>
【Setting】在弹出窗口的Category下单击Simultorsetting,出现Simultorsetting对话框,在Simultorinput栏中设置仿真文件路径指向full_add.vwf,单击OK结束设置。
(即下图3.12)
图3.12
选择【Processing】>
【Startsimulation】或用快捷按钮进行波形仿真。
仿真成功后,生成全加器的仿真波形如图3.13所示:
图3.13
最终的到一位全加器的仿真波形,可知实验设计功能正确。
4、实验总结
以单位元的加法器来说,有两种基本的类型:
半加器和全加器半加器有两个输入和两个输出,输入可以标识为A、B或X、Y,输出通常标识为合S和进制C。
A和B经XOR运算后即为S,经AND运算后即为C。
一位全加器的设计就可以用两个半加器来直接构成,在运用Verilog语言方面也能够方便的描述出来。
鉴于本次设计实验只运用了一种语言设计方式来完成对我们来说是远远不够的,还应当能够熟练运用各种描述风格来设计。
东华理工大学长江学院
课程设计评分表
学生姓名:
班级:
学号:
课程设计题目:
项目内容
满分
实评
选
题
能结合所学课程知识、有一定的能力训练。
符合选题要求
(5人一题)
10
工作量适中,难易度合理
能
力
水
平
能熟练应用所学知识,有一定查阅文献及运用文献资料能力
理论依据充分,数据准确,公式推导正确
能应用计算机软件进行编程、资料搜集录入、加工、排版、制图等
能体现创造性思维,或有独特见解
成
果
质
量
总体设计正确、合理,各项技术指标符合要求。
说明书综述简练完整,概念清楚、立论正确、技术用语准确、结论严谨合理;
分析处理科学、条理分明、语言流畅、结构严谨、版面清晰
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格式、绘图、表格、插图等规范准确,符合国家标准
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总分
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2012年11月8日
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