精编范文数字逻辑与EDA设计 实验48实验报告范文模板 27页文档格式.docx
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4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86(任选一个)的综合结果,....
以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单..
//74HC00代码-与非
//74HC00.v
moduleHC00(DataA,DataB,Y);
input[3:
0]DataA,DataB;
output[3:
0]Y;
assignY=~(A&
B);
endmodule
//74HC00测试平台代码
//testbench.v
`timescale1ns/1ns
moduletestbench();
reg[4:
1]a,b;
wire[4:
1]y;
HC00u1(a,b,y);
initial
begin
a=4'
b0000;
b=4'
b0001;
#10b=b<
<
1;
b1111;
end
//74HC02代码-或非
moduleHC02(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=~(A|B);
//74HC04代码-非
moduleHC04(A,Y);
1]A;
assignY=~A;
//74HC08代码-与
moduleHC08(A,B,Y);
assignY=A&
B;
//74HC32代码-或
moduleHC32(A,B,Y);
output[4:
assignY=A|B;
//74HC86代码-异或
moduleHC86(A,B,Y);
assignY=A^B;
/门电路测试平台代码
HC00test(a,b,y);
initialbegina=4'
#10b=b<
a=4'
2、第一次仿真结果(任选一个门,请注明,插入截图,下同)。
(将波形窗口背景设为白色,调整窗口...................
至合适大小,使波形能完整显示,对窗口截图。
后面实验中的仿真使用相同方法处理)..
与非门:
3、综合结果(截图)。
(将相关窗口调至合适大小,使RTL图能完整显示,对窗口截图,后面实验中的..
综合使用相同方法处理)
4、第二次仿真结果(综合后)(截图)。
回答输出信号是否有延迟,延迟时间约为多少?
..
输出信号有延迟,延迟时间约为300ps
延迟300ps
5、第三次仿真结果(布局布线后)(截图)。
分析..
是否有出现竞争冒险。
输出信号在开始视延迟3200ps
后面延迟4000ps左右
由上图分析可以知道,在黄线以右的输出转折点处出现了竞争冒险,总共3次。
2、组合逻辑电路
1、了解基于Verilog的组合逻辑电路的设计及其验证。
3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。
2、进行针对74系列基本组合逻辑电路的设计,并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。
4、74HC85测试平台的测试数据要求:
进行比较的A、B两数,分别为本人学号的末两位,如“89”,则A数为“1000”,B数为“1001”。
若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括);
若两数不等,则需增加一对取值情况,验证A、B相等时的比较结果。
5、74HC4511设计成扩展型的,即能显示数字0~9、字母a~f。
6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511(任选一个)的综合....
结果,以及相应的仿真结果。
1、所有模块及测试平台代码清单
//74HC138代码
//decoder.v
moduledecoder138(Din,Enable,Eq);
input[2:
0]Din;
inputEnable;
output[7:
0]Eq;
reg[7:
wire[2:
0]Din;
integerI;
always@(DinorEnable)begin
if(Enable)
Eq=0;
else
for(I=0;
I<
=7;
I=I+1)if(Din==I)Eq[I]=1;
Eq[I]=0;
//74HC138测试平台代码
moduletestbench;
reg[2:
regenable;
wire[7:
0]dataout;
#400$finish;
enable=1;
#40enable=0;
repeat(20)
#20dataIn=$random;
end
decoder138test(Din,enable,dataout);
//74HC148代码
moduleencoder148(Din,EO,Dout,EI,GS);
input[7:
inputEI;
outputEO;
output[2:
0]Dout;
regEO;
regGS;
integerI;
always@(DinorEI)
begin:
local
if(EI)
Dout=7;
EO=1;
GS=1;
elseif(Din==16'
b11111111)
EO=0;
8;
I=I+1)
if(~Din[I])
Dout=~I;
GS=0;
//74HC148测试平台代码
`timeccale1ns/10ps
reg[7:
0]in;
regEI;
wire[2:
0]out;
wireEO,GS;
in='
b00000001;
repeat(9)
#20in=in<
encoder148testbench148(in,EO,out,EI,GS);
endmodule
//74HC153代码
modulemux4_1_a(D0,D1,D2,D3,Sel0,Sel1,Result);
inputD0,D1,D2,D3;
inputSel0,Sel1;
outputResult;
regResult;
always@(D0orD1orD2orD3orSllorSel0)begincase({Sel1,Sel0})0:
Result=D0;
1:
Result=D1;
2:
Result=D2;
3:
Result=D3;
default:
Result=1`bx;
endcase
//74HC153测试平台代码
`timescale1ns/1ps
moduletestbench_4mux_1;
regD0,D1,D2,D3,Sel1,Sel0;
wireResult;
mux4_1_aDUT(D0,D1,D2,D3,Sel1,Sel0,Result);
initialbeginD0=0;
D1=0;
D2=0;
D3=0;
Sel1=0;
Sel0=0;
#100D0=1;
D3=1;
#100Sel1=0;
Sel0=1;
#100Sel1=1;
#100;
//74HC85代码
modulecomparator_4_a(A,B,AGEB);
0]A,B;
outputAGEB;
regAGEB;
always@(AorB)beginif(A>
=B)AGEB=1;
elseAGEB=0;
//74HC85测试平台代码
`timescale1ns/10ps
reg[3:
0]ina,inb;
wireAGEB;
comparator_4_atestbench_4_a(ina,inb,AGEB);
initialbeginina=0;
repeat(20)#20ina=$random;
#20$finish;
endinitialbegininb=0;
repeat
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