瞬开延断开关Word文件下载.docx
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3
td
y
t
1
2、90进制计数器的具体功能为:
当rst=O且en=1的时候,器件随elk的1Hz脉冲频率在第一个90s后,et输出从低电平变为高电平,在第二个90s后,et输出从高电平变为低电平,循环往复,依次类推。
当rst=1时则计数清零。
当en=O时则计数暂停。
下表为90进制计数器的特性表:
elk
rst
en
ct
n_n.
X
11
t数清零
FLTL
ii
r数暂停
nn
开始计数
三、选择器件
使用Altera公司出品的EPF10KLC84-4
其芯片的内部原理图为:
其芯片的引脚图如下:
■MM.
眄匚I
吗匚
申匚
冈匚
7F
啊匚
刚匚
碎匚
皿匸
-1Jn一mV口n
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#a.M^r«
必\[|
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M*f|
■*ESS*|
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»
■血|
■Kjrd*L*3|
四、功能模块
1、控制器模块
(1)、控制器的逻辑功能:
一是要进行二分频,使X,y和t在a按第一次的时候变成高电平,在a按第二次的时候变成低电平。
二是要使y受td和a的共同影响,当a按第一次的时候,且无论td是什么电平,y均变成高电平;
当a按第二次的以后,y随(nottd)变化。
(2)、控制器的VHDL语言程序为:
libraryieee;
useieee.std」ogic_1164.all;
useieee.std_logic_unsigned.all;
useieee.std」ogic_arith.all;
entityshejiis
port(a,td:
instd_logic;
x,y,t:
outstd」ogic);
endsheji;
architectureoneofshejiis
begin
process(a,td)
variables:
std_logic_vector(1downto0);
variabletemp:
std_logic;
variablec:
ifa'
eventanda='
1'
then
temp:
=nottemp;
endif;
x<
=temp;
t<
ifa='
thenc:
='
;
iftd='
anda='
0'
y<
=c;
endprocess;
endone;
(3)、控制器模块生成的符号为:
■tln■・・■■■■■■■■■■■■■■ii
:
SHEJI
・—
TO
Y
T
——-
(4)、控制器的仿真图如下:
Value.
10
JOns
200Oris
3OO.Dns
^OD.Dns
I
500.Dns
600.0ns
]
700.an&
800.0ns
~L
A-州
2一
E—帚
气*x
图中可看出:
一、不论y为何电平,当a按下时,变为高电平。
二、a按下第一次时x和t瞬时变为高电平;
a按下第二次时x和t瞬时变为低电平。
三、当y变为高电平后,只有当td为高电平时才变为低电平。
(5)、硬件验证时管脚分配图如下:
使用EPF10KLC84-4
3B
ZH
UAux
U_Bufuf
CL£
a=9>
匚ZOOAJL*-E=T-d&
□£
—12茴呂3LrEU-m&
匚NSHSPMU3AJUSu-s
UOD
USuw
3_』molj吕pauye
管脚定义说明:
a=>
35、td=>
36、x=>
51、y=>
52、t=>
53。
(6)、在实验箱上得到了满意的结果。
2、90进制计数器模块
(1)、90进制计数器的逻辑功能:
当rst为高电平的时候,计数器清零当en为低电平的时候,计数器暂停。
当rst为低电平,且en为高电平的时候,ct端在90s后变为高电平,再90s后变为低电平,循环往复。
(2)、90进制计数器的VHDL语言程序为:
entityfenpinis
port(en,rst,clk:
instd_logic;
ct:
endfenpin;
architectureoneoffenpinis
process(clk,rst,en)
std」ogic_vector(9downto0);
begin
ifrst='
thens:
=(others=>
'
);
elsifclk'
eventandclk='
ifen='
then
ifs<
89thens:
=s+1;
elses:
ifs=89thenct<
elsect<
(3)、90进制计数器模块生成的符号为:
FENPIN
EN
—
RST
'
CLK
(4)、90进制计数器的仿真图为:
血]'
COOnsJOCh3W.0nsJOlteSOOrsEtOOrs730.0n$8010ns900.0ns1:
l^rst
)□11111F=r
lj*en
0IIIIII
0r
J恤加脚獭恥加咖BSBSB邛
四-2-(4)-1
970.0ns口
5.0ns9500ns375.0ns
lLI
r
Lj
*003)00
)00
四-2-(4)-2
图中可以看出:
一、当rst为低电平,en为高电平时,ct计数90次之后就会输出一次高电平。
二、当en为低电平时,可以看出s停止了计数。
三、当rst为高电平时,可以看出s被清零了。
(5))硬件验证时管脚分配图如下:
朋匚
£
LQ)H
S6
55
54
=
33
34
35
36
37
98
39
40
41
42
434
45
46
47
4B
49
50
51
52
53
U
u
p(lMI33A)
■
DEcUnpUO匚
HobalCLKj匸
HlNiaNO^
ugh
"
TT
rst=>
35、en=>
36、ct=>
(6)、在实验箱上得到了满意的结果。
五、总体设计电路图
1、总体电路的原理图为
图中,SHEJI是控制器,FENPIN是90进制计数器。
A控制x、y、t,cp输入
时钟脉冲信号用来计数;
y和t连接到en和rst上是使计数器在允许之间内计数;
ct信号输出到td上以控制y的电平。
2、总体电路的仿真图为:
Name:
■亠y
Cil/|fenpin:
1|s
五-2-1
Value:
40Ons
L
cp
1L
ojuumn
L"
¥
峠#X
|fenpin:
1|s
HOOO
000\
五-2-2
Name:
^Vglue:
L.cp
a
前|fenpin'
Wl
讯059
五-2-3
从仿真图中可以看出:
符合设计要求。
图五-2-1中,在a按第一次时候,x、y均为高电平;
在a按第二次的时候,x瞬时变为低电平,y在90s后变为低电平。
图五-2-2中,当x为高电平的时候,计数器会被清零以准备计数。
图五-2-3中,当y为低电平的时候,计数器会停止计数,以保证ct无变化使y始终在低电平
3、管脚分配图为:
55L{nSl
62
til
4tf
14
■J/
LLNC官
H—lo_Eq*e
34-rmdHoulIj
33TfZ-UU&
54Zl(bO)
管脚定义说:
cp=>
35、a=>
52、y=>
4、设计符合题目要求。
当a按第一次时候,x、y均为高电平;
当a按第二次的时候,x瞬时变为低电平,y在90s后变为低电平。
但限于实验室的设备,结果不够理想。
六、心得体会
通过本次实验我明白了’实践出真知’的道理,动手能力有了进一步的提高。
获得了独立思考、解决问题的能力。
在设计过程当中做到了不依靠他人,积极主
动地查找资料、
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