计算机系统结构第3章.ppt
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第3章存储、中断、总线与I/O系统第第3章章存储、中断、总线与存储、中断、总线与I/O系统系统3.1存储系统的基本要求和并行主存系统存储系统的基本要求和并行主存系统3.2中断系统中断系统3.3总线系统总线系统3.4输入输入/输出系统输出系统第3章存储、中断、总线与I/O系统3.1存储系统的基本要求和并行主存系统存储系统的基本要求和并行主存系统3.1.1存储系统的基本要求存储系统的基本要求对存储系统的基本要求是大容量、高速度和低价格。
存储器容量SM=Wlm。
W为存储体的字长(单位是位或字节),l为存储体的字数,m为并行工作的存储体数。
速度可用访问时间TA、存储周期TM和频宽(也称带宽)Bm描述。
TA是存储器从接收访存读申请至信息被读到数据总线上的时间,是处理机启动访存后必须等待的时间,它是确定处理机与存储器时间关系的一个重要参数。
TM是连续启动一个存储体所需要的间隔时间,它一般总比TA大。
存储器频宽Bm是存储器可提供的数据传送速率,用每秒传送的信息位数或字节数衡量,又有最大频宽(或极限频宽)和实际频宽之分。
第3章存储、中断、总线与I/O系统最大频宽Bm是存储器连续访问时的频宽。
单体的Bm=W/TM。
m个存储体并行的最大频宽Bm=Wm/TM。
由于存储器不一定能满负荷工作,因此,实际频宽往往低于最大频宽。
存储器价格包含了存储体及为该存储器操作所必需的外围电路的价格,可用总价格C和每位价格c来表示。
有SM位的存储器每位价格c=C/SM。
第3章存储、中断、总线与I/O系统计算机系统总希望存储器速度能和CPU匹配,使CPU的高速性能得以发挥,容量上能放下所有系统软件及多个用户软件。
同时,存储器的价格又只能占整个计算机系统硬件价格中一个较小而合理的比例。
然而,存储器价格、速度和容量的要求是互相冲突的。
在存储器件一定的条件下,容量越大,因其延迟增大会使速度越低。
容量越大,存储器总价格会越大。
存储器速度越高,价格也越高。
第3章存储、中断、总线与I/O系统为满足系统对存储器性能的要求,人们一直在研究如何改进工艺、提高技术、降低成本,生产出价格低廉而速度更快的存储器件。
但即使如此也无法做到仅靠采用单一工艺的存储器而同时满足容量、速度和价格的要求。
因此,系统中必须使用由多种不同工艺存储器组成的存储器系统(MemorySystem),使所有信息以各种方式分布于不同的存储器上。
例如,至少应有主存和辅存。
采取事先将不能全部放入主存的大程序分成有重叠的块,确定好这些块在辅存中的位置并装入辅存。
然后,根据算题的需要,把当前要用到的块依次调入主存指定的位置中,覆盖或替换掉那些已在主存而现在已不用的段。
称这种主存和辅存之间并不能构成完整的整体的系统为存储器系统。
第3章存储、中断、总线与I/O系统由于主存速度的改进跟不上CPU速度的提高,从20世纪70年代起,在合理的成本下,足够容量的主存其存储周期已比CPU拍宽大了一个数量级。
为了弥补CPU与存储器在速度上的差距,一条途径是在组成上引入并行和重叠技术,构成并行主存系统,在保持每位价格基本不变的情况下,使主存的频宽得到较大的提高。
然而,在3.1.2节将着重说明单靠采用这种并行主存的方法来提高频宽是有限的,因此从系统上改进,发展第4章要介绍的存储体系(MemoryHierarchy)就是非常必要的了。
第3章存储、中断、总线与I/O系统3.1.2并行主存系统并行主存系统图3-1是一个字长为W位的单体主存,一次可访问一个存储器字,所以主存最大频宽Bm=W/TM。
假设,此存储器字长W与CPU所要访问的字(数据字或指令字,简称CPU字)的字长W相同,则CPU从主存获得信息的速度就为W/TM。
我们称这种主存是单体单字存储器。
要想提高主存频宽Bm,使之与CPU速度相匹配,在同样的器件条件(即同样的TM)下,只有设法提高存储器的字长W。
例如,改用图3-2的方式组成,这样,主存在一个存储周期内就可读出4个CPU字,相当于CPU从主存中获得信息的最大速率提高为原来的4倍,即Bm=W4/TM。
我们称这种主存为单体多字存储器。
第3章存储、中断、总线与I/O系统图3-1单体单字存储器第3章存储、中断、总线与I/O系统图3-2单体多字(m=4)存储器第3章存储、中断、总线与I/O系统一个大容量的半导体主存往往是由许多容量较小、字长较短的存储器片子组搭而成的,每个存储片子都有其自己的地址译码、读/写驱动等外围电路。
因此,可采用图3-3的多体单字交叉访问存储器。
第3章存储、中断、总线与I/O系统图3-3多体单字(m=4)交叉存储器第3章存储、中断、总线与I/O系统CPU字在主存中可按模m交叉编址,根据应用特点,这种交叉又有低位交叉和高位交叉两种,将在7.1.2节多处理机硬件结构中介绍。
现以低位交叉为例。
其m在单体多字方式中为一个主存字所包含的CPU字数,在多体单字方式中则为分体体数。
以多体单字交叉为例,单体容量为l的m个分体,其Mj体的编址模式为mi+j,其中,i=0,1,2,l-1;j=0,1,2,m-1。
表3-1列出了图3-3中各分体的编址序列。
第3章存储、中断、总线与I/O系统表表3-1地址的模地址的模4低位交叉编址低位交叉编址第3章存储、中断、总线与I/O系统图3-44个分体分时启动的时间关系第3章存储、中断、总线与I/O系统主存采用多分体单字方式组成,其器件和总价格不比用单体多字方式组成的多多少,但其实际频宽却可以比较高。
这是因为前者只要m个地址不发生分体冲突(即没有发生两个以上地址同属于一个分体),哪怕地址之间不是顺序的,仍可并行读出;而后者要求可并行读出的m个字必须是地址顺序且处于同一主存单元。
当然,还可以将多分体并行存取与单体多字相结合,构成多体多字交叉存储器来进一步提高频宽。
我们把以上能并行读出多个CPU字的单体多字和多体单字、多体多字的交叉访问主存系统统称为并行主存系统。
第3章存储、中断、总线与I/O系统可见,提高模m值,是能提高主存系统的最大频宽的,但主存实际频宽并不是随m值增大而线性提高,也就是说其实际效率并不像所希望的那么高。
例如,标量计算机主存采用模32低位交叉的实际频宽不到最大频宽的1/3。
原因在于以下两点。
一是系统效率的问题。
对模m交叉,若都是顺序取指,效率是可提高到m倍的。
但实际程序中指令不总是顺序执行的,一旦出现转移,效率就会下降。
转移的频度越高,并行主存系统效率的下降就越大。
而数据的顺序性比指令的差,实际的频宽还可能要低一些。
二是在工程实现上由于模m越高,存储器数据总线越长,总线上并联的负载越重,有时还不得不增加门的级数,这些都会使传输延迟增加。
现在,通过一个模型来分析并行主存系统的实际频宽。
第3章存储、中断、总线与I/O系统对有m个独立分体的主存系统,设处理机发出的是一串地址为A1,A2,Aq的访存申请队。
在每一个主存周期到来之前,这个申请队被扫描,并截取从队头起的A1,A2,Ak序列作为申请序列。
申请序列是在要求访存申请的k个地址中没有两个或两个以上的地址处在同一分体中的最长序列。
就是说,申请序列A1Ak不一定是顺序编址,只要它们之间不出现分体冲突。
显然,k是随机变量,最大可以为m,但由于会发生分体冲突,往往小于m。
截取的这个长度为k的申请序列可以同时访问k个分体,因此,这个系统的效率取决于k的平均值。
k越接近于m,效率就会越高。
第3章存储、中断、总线与I/O系统设P(k)表示申请序列长度为k的概率,其中k=1,2,m。
k的平均值用B表示,则它实际上就是每个主存周期所能访问到的平均字数,正比于主存实际频宽,只差一个常数比值TM/W。
P(k)与程序密切相关。
如果访存申请队都是指令的话,那么影响最大的是转移概率,它定义为给定指令的下条指令地址为非顺序地址的概率。
第3章存储、中断、总线与I/O系统指令在程序中一般是顺序执行的,但遇到成功转移,则申请序列中在转移指令之后的,与它在同一存储周期读出的其他顺序单元内容就没用了。
而且,即使转向去址与转移指令不产生分体冲突,也由于处理机响应时间来不及,不可能与转移指令安排在同一个存储周期内访存。
因此,申请队中如果第一条就是转移指令且转移成功,与第一条指令并行读出的其它m-1条指令就是没用的,相当于k=1,所以P
(1)=(1-)0;k=2的概率自然是第一条指令没有转移(其概率为1-),第二条是转移指令且转移成功的情况,所以,P
(2)=(1-P
(1)=(1-)1;同理,P(3)=(1-P
(1)-P
(2)=(1-)2。
如此类推,P(k)=(1-)k-1,其中1km。
如果前m-1条指令均不转移,则不管第m条指令是否转移,k都等于m,故P(m)=(1-)m-1。
第3章存储、中断、总线与I/O系统这样经数学归纳法化简可得它是一个等比级数,因此第3章存储、中断、总线与I/O系统图3-5画出m为4、8、16时B与的关系曲线。
不难看出,如果转移概率0.3时,m=4,8,16的B差别不大。
即此时模m取值再大,对系统效率也不会带来多大的好处。
而在0.1时,m值的大小对B的改进会有显著影响。
至于数据,由于其顺序性更差,模m值的增大对主存频宽的提高影响程度就更差一些。
若机器主要是运行标量运算的程序,一般取m8,很少采用m=16的。
但如果是向量处理机,由于数据的顺序性好,加上向量指令的使用大大减少了循环的次数,也就减少了转移概率,因此其m值可以取大些。
第3章存储、中断、总线与I/O系统图3-5m个分体并行存取的B=f()曲线第3章存储、中断、总线与I/O系统3.2中中断断系系统统3.2.13.2.1中断的分类和分级中断的分类和分级引起中断的各种事件称为中断源。
中断源向中断系统发出请求中断的申请,称中断请求。
同时可能有多个中断请求,这时中断系统需按事先确定的中断响应优先次序对优先级高的中断请求予以响应。
中断响应就是允许其中断CPU现行程序的运行,转去对该请求进行预处理,包括保存好断点及其现场,调出有关处理该中断的中断服务程序,准备运行。
这部分工作在多数机器上都用交换新旧程序状态字PSW来实现。
为了某种需要,中断系统也可对中断请求进行屏蔽,使之暂时得不到响应。
第3章存储、中断、总线与I/O系统为处理一个中断请求,要调出相应的中断处理程序。
如果中断源数比较少,通过中断系统硬件就可对每个中断源直接形成相应的中断服务程序入口。
但对中、大型多用途机器,中断源数多达数十至数百个。
如果为每个中断源单独形成入口,不仅硬件实现难,代价大,就是在中断处理上也没有这种必要。
因为不少中断源的性质比较接近,可以将它们归成几类。
对每一类给定一个中断服务程序入口,再由软件分支转入相应的中断处理部分,这可以大大简化中断处理程序入口地址形成硬件。
IBM370系统就将中断分成机器校验、管理程序调用、程序性、外部、输入/输出和重新启动6类。
它们的旧PSW和新PSW所在存储单元地址各不相同。
每类的具体中断源可由旧PSW中的中断码进一步指明,或由中断期间放于指定内存单元中的附加信息指明。
第3章存储、中断、总线与I/O系统机器校验中断是告诉程序发生了设备故障。
可用64位机器校验中断码指明故障原因和严重性,更为详细的中断原因和故障位置可由机器校验保存区内容提供。
这里包含有电源故障、运算电路的误动作、主存出错、通道动作故障、处理器的各种硬件故障等。
访管中断是在用户程序需要操作系统介入时,通过执行“访管”指令时发生的,访管原因由“访管”指令中的8位码指明。
第3章存储、中断、总线与I/O系统程序性中断是包括指令和数据的格式错、程序执行中出现异常(非法指令、目态下使用管态指令、主存访问方式保护、寻址超过主存容量、各种溢出、除数为0、有效位为0等)以及程序的事件记录、监督程序对事件的检测引起的中断等。
外部中断来自机器外部,它包括各种定时器中断、外部信号中断及中断键中断。
各种定时器中断用以计时、计费、控制等。
外部信号中断主要用于与其他机器和
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