数字时钟.docx
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数字时钟.docx
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数字时钟
数字钟的设计
学生姓名:
****
学生学号:
******
指导教师:
*****
所在学院:
信息技术学院
专业班级:
**通信工程一班
中国·大庆
2015年10月
目录
一设计任务要求3
二电路工作原理4
三系统框图4
四单元电路设计5
五整体电路图14
六困难问题及解决措施14
七总结与体会15
八元件清单15
九致谢16
十参考资料16
一设计任务要求
题目:
数字钟的设计
本课题要求设计一个数字钟,数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时,显示满刻度为23小时59分59秒。
要求:
24小时制数字钟,可以显示时、分、秒;
具有校时功能,可以对小时和分单独校时;
具有整点报时功能,整点前10秒开始进行蜂鸣报时;
规定:
画出简明的系统框图,说明该框图的工作过程及每个模块的功能;
设计单元模块电路,详细说明硬件线路设计思路、元件参数、选取根据,并附详细的元件清单;
标出各个模块之间互相联系,时钟信号传输路径、方向和频率变化。
并以文字对各功能模块的原理作辅助说明;
画出整体的电路图,描述数字钟的工作过程;
总结设计过程中遇到的困难,写出设计体会。
二电路工作原理
数字电子钟是一个对标准频率(1HZ)进行计数的计数电路。
它由振荡器、分频器、计数器、译码器和显示器电路组成。
振荡器产生的时钟信号经过分频器形成秒脉冲信号,秒脉冲信号输入计数器进行计数,并把累计结果以“时”、“分”、“秒”的数字显示出来。
秒计数器电路计满60后触发分计数器电路,分计数器电路计满60后触发时计数器电路,当计满24小时后又开始下一轮的循环计数。
由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
三系统框图
数字钟总体电路可划分为六部分:
脉冲信号发生器部分、分频器、计数器、整点报时电路、译码显示电路和校时电路等,其逻辑电路原理框图如下:
四单元电路设计
4.1晶体振荡器电路
晶体振荡器是构成数字式时钟的核心,它保证了时钟的走时准确及稳定。
一般输出为方波的数字式晶体振荡器电路通常有两类,一类是用TTL门电路构成;另一类是通过CMOS非门构成的电路。
4.2脉冲信号发生器
石英晶体振荡器振荡频率最稳定,可以产生标准的信号频率1MHz,通过整形缓冲级U2D输出矩形波。
如图所示:
图1脉冲信号发生器
4.3分频器
石英晶体振荡器产生的时间标准信号频率较高,为了得到1Hz的秒信号输入,需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路,本实验采用三个中规模计数器74LS161串接起来的分频器。
74LS161是常用的四位二进制可预置的同步加法计数器,他可以灵活的运用在各种数字电路,以及单片机系统种实现分频器等很多重要的功能,:
74ls161引脚图
管脚图介绍:
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP,CET
置数PE
数据输出端Q0~Q3
以及进位输出TC.(TC=Q0·Q1·Q2·Q3·CET)
74LS161功能表
从74LS161功能表功能表中可以知道,当清零端CR=“0”,计数器输出Q3、Q2、Q1、Q0立即为全“0”,这个时候为异步复位功能。
当CR=“1”且LD=“0”时,在CP信号上升沿作用后,74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3,D2,D1,D0的状态一样,为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后,计数器加1。
74LS161还有一个进位输出端CO,其逻辑关系是CO=Q0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能,一片74LS161可以组成16进制以下的任意进制分频器。
数字钟的分频器电路如图所示:
图2分频电路
4.4计数器
由于74LS90是在时钟的下降沿到来时计数,所以Q3正好符合要求,在十秒之内只给出一个下降沿,且与第十秒的下降沿对齐。
Q2虽然也只产生一个下降沿,但产生的时刻不对。
这样,个位和十位之间的进位信号就找到了,把个位的Q3(11端)连接到十位的CKA(14端)上。
六十进制的实现。
当计秒到59时,希望回00。
此时个位正好是计满十个数,不用清零即可自动从9回0;十位应接成六进制,即从0-5循环计数。
用异步清零法,当6出现的瞬间,即Q3Q2Q1Q0=0110时,同时给R0
(1)和R0
(1)高电平,使这个状态变成0000,由于6出现的时间很短,被0取代。
接线如图3所示。
图3六十进制计数器
十位计数到6时,输出0110,其中正好有两个高电平,把这两个高电平Q2和Q1分别接到74LS90的R0
(1)和R0
(1)端,即可实现清零。
一旦清零,Q2和Q1都为0,恢复正常计数,直到下次再同时为1。
计分电路和计秒电路是完全一致的,只是周期为1S的时钟信号改成了周期为60秒即1分的时钟信号。
秒向分的进位信号的实现
计秒电路的关键问题是找到秒向分的进位信号。
当秒电路计到59秒时,产生一个高电平,在计到60时变为低电平,来一个下降沿送给计分电路做时钟。
计分电路在计到59时的十位和个位的状态分别为0101和1001,把这四个1与起来即可,即十位的Q2和Q0,个位的Q3和Q0,与的结果作为进位信号。
使用74LS20串反相器构成与门,如图4所示。
图4计分电路
计时电路
用两片74LS90实现二十四进制计数器,首先把两片74LS90都接成十进制,并且两片之间连接成具有十的进位关系,即接成一百进制计数器,然后在计到24时,十位和个位同时清零。
计到24时,十位的Q1=1,个位的Q2=1,应分别把这两个信号连接到双方芯片的R0
(1)和R0
(2)端。
如个位的Q2接到两个74LS90的R0
(1)清零端,十位的Q1接到两个74LS90的R0
(2)清零端。
计时电路的个位时钟信号来自秒、分电路产生59分59秒两个信号相与的结果,如图5所示。
图5计时电路
4.5译码显示电路
74LS47是BCD-7段数码管译码器驱动器,74LS47的功能用于将BCD码转化成数码块中的数字,通过它来进行解码,可以直接把数字转换为数码管的数字,从而简化了程序,节约了单片机的IO开销。
因此是一个非常好的芯片!
但是由于目前从节约成本的角度考虑,此类芯片已经少用,大部分情况下都是用动态扫描数码管的形式来实现数码管显示。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出的高、低电平信号。
常用的译码器电路有二进制译码器、二--十进制译码器和显示译码器。
译码为编码的逆过程。
它将编码时赋予代码的含义“翻译”过来。
实现译码的逻辑电路成为译码器。
译码器输出与输入代码有唯一的对应关系。
74LS47是输出低电平有效的七段字形译码器,它在这里与数码管配合使用,表2.1列出了74LS47的真值表,表示出了它与数码管之间的关系。
74LS47是BCD-7段数码管译码器/驱动器,74LS47的功能用于将BCD码转化成数码块中的数字,通过它解码, 可以直接把数字转换为数码管的显示数字。
74LS47为低电平作用。
引脚功能
(1)LT:
试灯输入,是为了检查数码管各段是否能正常发光而设置的。
当
LT=0时,无论输入A3 ,A2 ,A1 ,A0为何种状态,译码器输出均为低电平,也就是七段将全亮,若驱动的数码管正常,是显示8。
(2)BI:
灭灯输入,是为控制多位数码显示的灭灯所设置的。
当BI=0时,不论LT和输入A3 ,A2 ,A1,A0为何种状态,译码器输出均为高电平,使共阳极数码管熄灭。
(3)RBI:
灭零输入,它是为使不希望显示的0熄灭而设定的。
当对每一位A3= A2 =A1 =A0=0时,本应显示0,但是在RBI=0作用下,使译码器输出全为高电平。
其结果和加入灭灯信号的结果一样,将0熄灭。
图6显示驱动电路
4.6校时电源电路
当重新接通电源或走时出现误差时都需要对时间进行校正。
校正时间的方法是:
首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可。
接下来把校时电路加上。
校时电路主要完成校分和校时。
选择校分时,拨动一次开关,分自动加一;选择校时时,拨动一次开关,小时自动加一。
校时校分应准确无误,能实现理想的时间校对。
校时校分时应切断秒、分、时计数电路之间的进位连线。
如图7,虚框内是校时电路,由去抖动电路和选择电路组成。
图7校时和校分电路
只需把它和计秒电路的十位中的Q2Q0相与作为开始报时的一个条件即可。
见图8,U17:
A和U6:
F组成的与门输出即为报时开始信号。
4.7报时
用秒个位的计数器输出进行四高一低的报时锁存信号。
现在来分析一下50-59秒之间秒个位的状态。
秒的个位
Q3
Q2
Q1
Q0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
O
0
1
0
O
1
结合要求,通过这些状态的观察发现,秒个位的和Q0逻辑与后,正好在秒个位计到1、3、5、7时产生高电平,0、2、4、6时产生低电平,可作低四声报时的锁存信号;秒个位的Q3和Q0逻辑与后,正好在秒个位为9时产生高电平,可作高音的报时锁存信号,这样就产生了两个报时锁存信号。
把上述分析得到的报时开始信号分别和两个报时锁存信号相与,产生两路报时锁存信号,如图11,上面一路为高音报时锁存,下面一路为低音报时锁存。
图中左面三个与非门实现的是与或逻辑。
上下两路报时锁存信号分别与1kHz和500Hz的音频信号(20Hz-20kHz)相与或来驱动数字喇叭,实现整点报时功能。
这里喇叭使用元件SOUNDER,它接收数字信号。
图8报时电路
五整体电路图
图9整体电路图
六困难问题及解决措施
1用Proteus对复杂的数字电路仿真有不小的困难,对电路仿真出的波形为高低电平不容易观察结果的对错。
2在连接校正电路的过程中,出现时和分都能正常校正时,但秒却受到影响,特别时一较分钟的时候秒乱跳,而不校时的时候,秒从40跳到59,然后又跳回40,分和秒之间无进位,电路在时、分、秒进位过程中能正常显示,故可排除芯片和连线的接触不良的问题。
经检查,校正电路的连线没有错误,后用万用表的直流电压档带电检测秒十位的QA、QB、QC和QD脚,发现QA脚时有电压时而无电压,再检测秒到分和分到时的进位端,发现是由于秒到分的进位未拔掉所导致的。
七总结与体会
在实践过程中,基本上是在已有的基础上自学而完成的,所以对自己的自学能力的提高也起到了一定的作用。
不仅使我对数字电路仿真计算和电路的设计有了更深一层的认识,充分的将课本上的知识用到了实际的生活之中,而且增加对Proteus使用的熟练程度。
并且在此次实习过程中,充分利用了图书馆,及其网络资源,才能够成功完成任务,让我意识到充分利用身边资源的重要性。
本次实习过程中,设计的范围也不仅仅是书本上的知识,包括了多个方面,如计算机语言,软件使用,以及基本的操作常识等等,所以要学好一门学科,对多个方面的了解是很有必要的。
本次课程设计我也看到了自己的不足,明白了今后努力的方向,不仅加强了对课本知识的了解,而且大大增强了我们课外自学和动手能力,让我受益良多。
八元件清单
1.二-五-十进制计数器74LS90×6
2.七段显示译码器×6
3.两输入四与非门74LS00×11
4.半导体共阳极数码管BS202×6
5.反相器74LS04×9
6.双四路输入与门74LS20×5
7.电阻10k×210m×1
8.石英晶体振荡器1KHz×1
9.电容30PF×2
九致谢
本设计的完成是在蔡老师的细心指导下进行的。
在每次设计遇到问题时老师不辞辛苦的讲解才使得我的设计顺利的进行。
从设计的选题到资料的搜集直至最后设计的修改的整个过程中,花费了梁老师很多的宝贵时间和精力,在此向梁老师表示衷心地感谢!
梁老师严谨的治学态度,开拓进取的精神和高度的责任心都将使我受益终生!
还要感谢和我做同一个设计的其他几位同学,是你们在我平时设计中和我一起探讨问题,并指出我设计上的误区,使我能及时的发现问题把设计顺利的进行下去,没有你们的帮助我不可能这样顺利地做完,在此表示深深的谢意。
十参考资料
1阎石数字电子技术基础高等教育出版社1998.12
2王桂馨数字电子技术中国铁道出版社2002.2
3候建军数字电子技术基础高等教育出版社1998.2
4刘全盛数字电子技术机械工业出版社2000.8
5蔡明生电子设计高等教育出版社2003.9
6李哲英电子技术及其应用基础(数字部分)高等教育出版社2003.8
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