计算机组成原理期末试题.docx
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计算机组成原理期末试题
一、选择题(每题2分,共18分)
1、下列关于冯?
诺依曼型计算机的描述,不正确的是_C0
A)计算机硬件系统由运算器、存储器、控制器、输入设备、输出设备五大部件组成
B)指令和数据在存储器中都是二进制码存储
C)指令存储器和数据存储器独立分设在不同的存储器
D)存储程序并按地址顺序执行是CPU自动工作的关键
2、若机器数为补码,某寄存器中的内容为BF(十六进制),则该寄存器存储的数
据真值是B(用十进制表示)o
A)65B)-65C)64D)-64
3、下列关于存储器的描述,不正确的是Co
A)SRAM口DRA邮是易失性存储器
B)ROM?
储器内容是预置的,固定的,无法改写
C)多模块交叉存储器主要是解决主存空间不够大的问题
D)cache存储器是为了解决CPU和主存之间在速度上不匹配的问题
4、下列关于RISC的描述中,不正确的是Co
A)指令条数比CISC少
B)指令长度固定,指令格式种类少,寻址方式种类少
C)在程序中出现频率占80%勺指令占指令总数的20%
D)只有取数/存数指令访问存储器
5、设机器数字长为16位,一个容量为32MB的存储器,CPU按半字长寻址,其
寻址范围是Co
23242526
A)2B)2C)2D)2
&在程序的执行过程中,cache与主存的地址映射是由D。
A)程序员调度的
B)操作系统管理的
C)由程序员和操作系统共同协调完成的
D)硬件自动完成的
7、下列关于指令的描述,不正确的是Ao
A)指令周期是指CPU执行某条指令的时间
B)—个指令周期常常包含若干个CPL周期
C)一个CPU周期包含若干时钟周期
D)—条机器指令对应一个微程序,微程序是由若干条微指令序列组成
8、在多总线结构中,用于连接高速I/O设备模块的总线是C0
ACPU总线B)系统总线
C)PCI总线D)ISA总线
9、下列关于磁盘存储器的描述,不正确的是Do
A)数据的写入和读出是合用一个磁头,称为读写磁头
B)磁盘控制器是主机和磁盘驱动器之间的接口
C)磁盘的道密度指沿磁盘半径方向单位长度上的磁道数
D)磁盘记录面外圈的扇区比内圈的扇区要长,因此每个扇区记录的信息也要多
二、填空题(共30分)
1、摩尔定律指的是—芯片单位面积上晶体管的数目—每18个月翻一番。
2、SRAM存储器的存储元是触发器,DRAM存储器的存储元是MO關
体管和电容器___o
3、指令的寻址方式有顺序寻址方式和跳跃寻址方式两种。
4、假设某机器有120条指令,平均每条指令由5条微指令组成,其中有一条取指微指令是所有指令公用的。
已知微指令长度位32bit,则控制存储器的容量最少是__15392bit__o
5、流水线技术利用的是时间并行性,超标量技术利用的是空间___并
行性。
6总线的定时方式中,异步定时适用于快速和慢速功能模块都连接到同一总线的情况,—同步定时-适用于总线长度较短、各功能模块速度比较接近的情况。
7、总线仲裁方式有分布式仲裁和集中式仲裁。
集中式仲裁又分为三种,分别是一链式查询方式_,—计数器定时查询方式_,和一独立请求方式__0
8、Infiniband是一个高性能的_I/O__标准,是一种基于__开关_的体系结构。
9、PCI采用的是同步时序协议和集中式___仲裁策略,其基本传输机
制是一猝发式传送_。
10、采用串行接口进行字符传送,假设波特率为3600波特,字符传送速率为400字符/秒,则每个字符包含9bito
11、读写操作时,磁盘是恒_角速—旋转,光盘是恒_线速—旋转。
12、某磁盘存储器有20个可用盘面,每个盘面有200个磁道,每个磁道均记录
18000B信息,最小磁道直径是240mm最大磁道直径是340mm是则该磁盘存储器的道密度为4道/mm_,柱面数为200_,磁盘总容量为__72000000B_。
13、某磁盘存储器转速为6000RPM平均找道时间为12ms数据传输率为1KB/ms则读出磁盘上连续存放的1MB数据需要的平均时间是__1041ms_。
三、简答题(每题3分,共12分)
2、什么是程序的局部性原理?
程序总是趋向于使用最近使用过的数据和指令,包括程序的时间局部性和程序的空间局部性。
1)程序的时间局部性:
指程序即将用到的信息可能就是目前正在使用的信息。
2)程序的空间局部性:
指程序即将用到的信息可能与目前正在使用的信息在
空间上相邻或者临近。
4、在多总线结构中有三种总线(HOS■总线、PCI总线和LEGAC总、线)和三种桥
(北桥、南桥和PCI/LEGACY桥),请说出这三种桥分别连接的是哪些总线?
北桥连接HOST总线和PCI总线,南桥连接PCI总线和PCI总线,PCI/LEGACY桥连接PCI总线和LEGAC总、线。
四、设有浮点数x=23x(+11/16),y=24X(-13/16),阶码用4位(含一位符号位)补码表示,尾数用5位(含一位符号位)补码表示,求真值x/y=?
要求
(1)写出x,y的浮点数表示,
(2)用补码加减交替法完成尾数除法运算。
(1)11/16=0.1011,故x的浮点数表示为001101011
-13/16=1.1101,故y的浮点数表示为010010011
(2)现依然用x和y表示其尾数,则x=0.1011,y=-0.1101,用补码加减交替法进行x/y的尾数运算如下:
1.微操作命令和微操作
答:
微操作命令是控制完成微操作的命令;微操作是由微操作命令控制实现的最
基本操作。
2■快速缓冲存储器
答:
快速缓冲存储器是为了提高访存速度,在CPU和主存之间增设的高速存储
器,它对用户是透明的。
只要将CPU最近期需用的信息从主存调入缓存,这样
CPU每次只须访问快速缓存就可达到访问主存的目的,从而提高了访存速度。
[xh=0,1011,lx|=0.1011[yk=tnoidy|=o.iioi,
卜Woo仆
商值的求解过程如右表所示:
商的符号位为
所以=1-1101
被除数(余数)
商
说明
0,1011
+L0011
0.0000
*卜河补(鯛救)
L1110
L1100
+Ot1101
0
0
余敎为负.±Bo•-谨
*Iy*】补加除数)
0.1001
L0010+L0011
G1
01
余数为正.±Si
•-1位
切(賂数)
0.0101
0,1010+L0011
011
011
余藝为正「上商厂■]
一[位
4-y*)n(富余魏)
L110I
L1010+Q*1101
0110
0110
余数为负.±30
*-1位
Hy*ln取除數)
0,0111
01101
余数为正.上商1
五、有一个2048KX16位的存储器,由若干片256KX8位的DRAM芯片构成。
问:
(1)需要多少片DRAM芯片?
(2)该存储器需要多少字节地址位?
(3)画出该存储器与CPU®接的结构图,设CPU的接口信号有地址信号、数据
信号、控制信号MREQ和R/W#
(1)需要DRAM芯片数=2048KX16位/(256KX8位)=16
(2)该存储器容量为2048KX16位=4096KB4096K=22,故需要12个字节地址
位(22)
(3)存储器与CPU®接的结构图
七、设某机的指令格式、有关寄存器和主存内容如下,X为寻址方式,D为形式
地址,请在下表中填入有效地址E及操作数的值。
指令格式
OP
X
D=100
内存请填写表中有效地址和操作数:
寻址方式
X
有效地址E
操作数
立即寻址
0
直接寻址
1
间接寻址
2
相对寻址
3
变址寻址
4
指令格式
OP丨XD=100
内存
100
200
600
1100
寻址方式
X
有效地址E
操作数
立即寻址
0
不需要寻址
100
直接寻址
1
100
200
间接寻址
2
200
400
相对寻址
3
600
800
变址寻址
4
1100
600
请填写表中有效地址和操作数:
八、下图所示为单总线CPU内部框图,其中R0〜R3为通用寄存器,ALU具有力卩、减运算功能。
完成下列问题:
(10分)
1)说明图中IR,PC,AR,DR,Y,Z寄存器的作用。
2)画出加法指令SUBR1,(R2)的指令周期流程图,其中“(Ri)”表示寄存器间接寻址,指令左边的操作数为目的操作数。
控制信号
主
存
-
]ABUS
0°
B
U
A
R
DR
S
XRO
ILR3
Z
答案如下:
1)IR为指令寄存器,PC为程序计数器,AR为内存地址暂存器,DR为内存数据暂存器,丫用于暂存ALU的一个操作数,Z用于暂存ALU的运算结果。
2)SUBR1,(R2)的指令周期流程图如下:
2、当机器字长一定时,B越长,浮点数表示的范围越大,精度越低。
A)阶符B)阶码C)尾符D)尾数
3、下列关于cache地址映射的描述,不正确的是D0
A)全相联映射方式中,主存的一个块可能存放到cache中任意一行
B)直接映射方式中,主存的一个块只能存放在cache的一个特定行
C)全相联映射方式的cache利用率高,直接映射方式的cache利用率低
D)组相联映射方式是全相联映射和直接映射方式的折中方案,即主存中的一个块放到cache的哪个组是灵活的,而放到该组的哪个行是固定的
4、CPU向应中断的时间是C0
A)中断源提出请求
B)取指周期结束
C)执行周期结束
D)间址周期结束
5、分支预测的目的是为了D。
A)提高转移指令的执行速度
B)提高每条指令的流水执行速度
C)提高程序的正确性
D)提高指令预取的成功率
6在堆栈寻址中,设A为累加器,SP为堆栈指示器,Msp为SP指示的栈顶单元
如果进栈操作顺序是:
(SF)-1—SP,(A)-Msp那么出栈操作的顺序应是
Ao
A)(Msp—A,(SP)+1—SPB)(SR+1—SP,(Msp—A
C)(SP-1—SP,(Msp—AD)(Msp—A,(SP)-1—SP
7、中断处理过程中,A是由硬件完成。
A)关中断
B)开中断
C)保存CPU现场
D)恢复CPUm场
8、下列说法中正确的是D)o
A)多体交叉存储器主要解决扩充容量问题。
B)Cache地址空间是主存地址空间的一部分。
C)主存都是由易失性的随机读写存储器构成的。
D)Cache的功能全部由硬件实现。
9、计算机操作的最小单位时间是Ao
A)时钟周期
B)指令周期
C)CPUS期
D)中断周期。
1、若机器数为补码,某寄存器中的内容为BF(十六进制),则该寄存器存储的数据真值是二65(用十进制表示)o
2、多模块交叉存储器中,地址在模块中的安排方式有—顺序—和—交叉―两种。
3、已知cache存储周期为20ns,主存存储周期为220ns,cache/主存系统平均访问时间为60ns,则cache命中率是80%。
4、假设某机器有120条指令,平均每条指令由5条微指令组成,其中有一条取指微指令是所有指令公用的。
已知微指令长度位32bit,则控制存储器的容量最少是_15392bit_o
5、流水线中存在的三种相关冲突分别是「资源相关__,_数据相关_和—控制相关&按总线仲裁电路的位置不同,总线总裁分为_集中式—仲裁和_分布式—仲裁。
7、设字长8位(含1位符号位),则原码定点小数能表示的绝对值最大负数是
-(1-2-7)
8、在组合逻辑控制器中,微操作控制信号由时序、状态条件和指令决定。
9、已知有四位数P1P2P3P4采用偶校验,其校验位C的表达式为_P1异或P2异或P3异或P4__o
10、在不改变中断响应优先级次序的条件下,通过__中断屏蔽_可以改变中断处理次序。
三、浮点数标准IEEE754的规格化数表示方式为(-1)s*1.m*2e-127,其中s为符号位,m为尾数,e为阶码,32位浮点数的s、e、m分别占1,8,23bit,请写出下列十进制数的IEEE754标准的32位浮点规格化数。
(1)25/64
(2)-35/128
答:
25/64=(0.00011001)2=(1.1001x2-4)2
-35/64=(-0.00100011)2=(-1.00011x2-3)2
故25/64的IEEE754标准的32位浮点规格化数为:
0,01111011,10010000000000000000000
-35/64的IEEE754标准的32位浮点规格化数为:
1,00111110,00011000000000000000000
四、已知x=0.1011,y=—0.1101,求x宁y(用补码加减交替法进行运算)。
解:
[x]M=0.1011Jx]=0J011
[y]^=1J101f|y|=0.1101,Hy|k=^ooii
商值的求解过程如右表所示’
商的符号位为-O®1-1
所以[卄刃・-tnoi
商
说踴
0,1011
+1.0011
0*0000
*卜庐]补(威^救丿
L1U0
L1100+0.1101
0
0
余数为负,上商0
My*!
补加除魏)
0*1001
L0010+LOOU
01
01
余数划E1®!
十y*切(删ft)
0.0101
0.1010
+1,0011
011
011
余数为正,IBi
L1101
1*1010+0.1101
0110
0110
余数为负,±®0
*〔?
*]卄加碟数)
0+0111
01101
余数为正,上商1
1、假定下列字符码中有奇偶校验位,但没有数据错误,采用偶校校验的字符码
是D。
A11001011B11010110C11000001D11001001
2、在机器数___B—,零的表示是唯一的。
A原码B补码C移码D反码
3、某机字长32位,存储容量64MB若按字编址,它的寻址范围是C__
A8MB16MBC16MD8MB
4、采用虚拟存储器的主要目的是B__
A提高主存储器的存取速度;B扩大主存储器的存储空间,并能进行自动管理和调度;
C提高外存储器的存取速度;D扩大外存储器的存储空间;
5、微程序控制器中,机器指令与微指令的关系是___B___
A每一条机器指令由一条微指令来执行;
B每一条机器指令由一段用微指令编成的微程序来解释执行;
C一段机器指令组成的程序可由一条微指令来执行;
D一条微指令由若干条机器指令组成;
&同步传输之所以比异步传输具有较高的传输频率是因为同步传输—C___。
A不需要应答信号;B总线长度较短;
C用一个公共时钟信号进行同步;D各部件存取时间较为接近;
7、计算机系统中的存储器系统是指Do
ARAM存储器BROM存储器C主存储器Dcache主存储器和外存储器
8、存储单元是指___B___。
A存放一个二进制信息位的存储元B存放一个机器字的所有存储元集合
C存放一个字节的所有存储元集合D存放两个字节的所有存储元集合;
9、双端口存储器所以能高速进行读/写,是因为采用_B_。
A高速芯片B两套相互独立的读写电路C流水技术D新型器件
10、描述流水CPU基本概念正确的句子是D__
A.流水CPI是以空间并行性为原理构造的处理器
B.流水CPU一定是RISC机器
C.流水CPU一定是多媒体CPU
D流水CPU是一种非常经济而实用的时间并行技术
二、填空题(共25分每空1分)
1、冯•诺依曼计算机在硬件上是由—控制器、—存储器、—运
算器、输入设备、—输出设备五大部分构成。
2、IEEE754标准,一个浮点数由符号位S、阶码E、尾数M三个域组成。
其
中阶码E的值等于指数的—真值e卩上一个固定■偏移位。
3、根据地址格式不同,虚拟存储器分为—页式__、―段式___和___段页式—三种。
4、CPU从主存取出一条指令并执行该指令的时间叫做指令周期,它常用
若干个_机器周期_来表示,而后者又包含有若干个—时钟周期。
5、对存储器的要求是_容量大,速度快―成本低。
为了解决这方面的矛盾,计算机采用多级存储体系结构。
6指令系统是表征一台计算机性能的重要因素,它的格式和—功能—不仅直
接影响到机器的硬件结构而且也影响到系统软件。
7、CPU中至少有如下六类寄存器—指令—寄存器,—程序计数器,
地址寄存器,寄存器,状态条件寄存器,寄存器。
三、简答题(共20分)
1、什么是RISC?
RISC指令系统的特点是什么?
答:
RISC是精简指令系统计算机,它有以下特点:
(1)选取使用频率最高的一些简单指令,以及很有用但不复杂的指令。
(2)指令长度固定,指令格式种类少,寻址方式种类少。
(3)只有取数/存数指令访问存储器,其余指令的操作都在寄存器之间进行。
(4)大部分指令在一个机器周期内完成。
(5)CPU中通用寄存器数量相当多。
(6)以硬布线控制为主,不用或少用微指令码控制。
(7)—般用高级语言编程,特别重视编译优化工作,以减少程序执行时间
2、简述控制器的基本功能?
(8分)
答:
一台电子计算机基本上可以划分为两大部分-----控制器和执行部件,控制器就是控制部件,运算器、存储器、外设对控制器来说就是执行部件。
控制器具有如下四个方面的基本功能:
1)指令控制,程序的顺序控制,称为指令控制。
2)操作控制,管理并产生由内存取出的每条指令的操作信号,把各种操作信号送往相应的部件,从而控制这些部件按指令的要求进行动作。
3)时间控制,对各种操作实施时间上的定时,称为时间控制。
4)数据控制,所谓数据加工,就是对数据进行算术运算和逻辑运算处理。
3、CPU向应中断应具备哪些条件?
画出中断处理过程流程图。
(8分)条件:
(1)在CPU中的中断屏蔽触发器IM必须是开放的。
(2)外设有中断请求时,中断请求触发器IR必须处于“1”状态,保持中断请求信号。
(3)外设接口中中断允许触发器EI必须为“T,这样才能把外设中断请求送至CPU
响应中斷保存CPU现场
设备服务
找出中断源,保存(PC)
开中断
(4)当上述三个
恢SCPU现场
条件具备时,CPU在现行指令结束的最后一个机器周期响应中断。
四、有两个浮点数x=2(+01)2X(-0.111)2Y=2+01)2=<(+0.101)2,设阶码2位,
阶符1位,数符1位,尾数3位,用补码运算规则计算x-y的值。
1)设S为X的尾数,Sy为y的尾数,贝U
$=(-0.111》[Sx]补=1.001
^=(+0.101)2[Sy]补=0.101
又设E<为X的阶码,Ey为y的阶码,贝U
&=(+01力,[Ex]补=001
Ey=(+01)2,[Ey]补=001
2)对阶:
氐-曰=(01)2,阶码相等,故不需要对阶。
3)尾数相减
[Sy]补=0.101[-Sy]补=1.011
[Sx]补=1.001
+[Sy]补=1.011
[Sx-Sy]补=10.100
4)规格化与舍入
尾数符号位10,需要右规,尾数右移1位,最低有效位舍掉,阶码加1(右规)则,
[Sx-Sy补=1.010
[Ex]补=[Ey》卜=010
规格化结果:
010,1.010
五、已知cache命中率H=0.98,主存存取时间是cache存取时间的4倍,
已知主存存取周期为200ns,求cache/主存的效率和平均访问时间。
解:
R=Tm/Tc=4;Tc=Tm/4=50ns
E=1/[R+(1-R)H]=1/[4+(1-4)X0.98]=0.94
Ta=Tc/E=TcX[4-3X0.98]=50X1.06=53ns。
1.异步控制方式
答:
异步控制不存在基准时标信号,微操作的时序是由专用的应答线路控制的,即控制器发出某一个微操作控制信号后,等待执行部件完成该操作时所发回的“回答”或“终了”信号,再开始下一个微操作。
2.向量地址
答:
向量地址是存放服务程序入口地址的存储单元地址,它由硬件形成
3.双重分组跳跃进位
答:
n位全加器分成若干大组,大组内又分成若干小组,大组中小组的最高进位同时产生,大组与大组间的进位串行传送。
4.多重中断
答:
多重中断即指CPU在处理中断的过程中,又出现了新的中断请求,此时若CPU暂停现行的中断处理,转去处理新的中断请求,即多重中断。
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